半導体記憶装置

発明者： , ,
出願人/特許権者： ,
代理人 (1件)：鈴江武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-074038
公開番号（公開出願番号）：特開2000-268561
出願日： 1999年03月18日
公開日（公表日）： 2000年09月29日
要約：

【要約】【課題】独立に動作する各バンクに対するカラムアドレス伝達のための回路規模、配線規模、占有面積の縮小、チップ面積を縮小する半導体記憶装置を提供する。【解決手段】ローカル・カラムデコーダ15-xに比べて回路規模の大きい主カラムデコーダ13は各バンクに共通の信号線を提供する。主カラム選択線MCSLは単一方向でしかもローカル・カラムデコーダ15-xの出力線LCSLと並行して伸びる。全てのバンクに共通に入力されているカラムアドレスに関しては主カラムデコーダ13のみに入力させ、MCSLという全てのバンクに共通して入力されるカラム選択線としたことによって、各バンクには回路構成が簡素化されたローカル・カラムデコーダ15-xを配置することで各バンクが独立に制御できる。このため、回路規模を小さくすることができる。

請求項（抜粋）：

メモリセルアレイに関し各々独立して動作させるために分割される複数のバンクと、前記バンク各々に設けられ、ブロック毎の複数のビット線のデータを伝達する各々の共通データ線と、アドレス信号をデコードする第1のデコード回路と、少なくとも前記第1のデコード回路を経たアドレス信号を入力し、複数の出力線が設けられ、この出力線各々が前記複数のビット線各々と前記共通データ線間の接続を制御する信号線として機能する前記複数バンク毎に設けられた第2のデコード回路とを具備したことを特徴とする半導体記憶装置。

IPC (2件)：

G11C 11/401 , G11C 11/407

FI (3件)：

G11C 11/34 362 H , G11C 11/34 354 D , G11C 11/34 371 D

Fターム (8件)：

5B024AA01 , 5B024AA07 , 5B024BA15 , 5B024BA18 , 5B024CA07 , 5B024CA16 , 5B024CA17 , 5B024CA19

引用特許：

審査官引用 (1件)

半導体記憶装置
公報種別：公開公報出願番号：特願平10-205052 出願人：三菱電機株式会社

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