特許

J-GLOBAL ID：200903075295871860

半導体装置の製造方法

発明者： 金本 啓
出願人/特許権者： セイコーエプソン株式会社
代理人 (3件)： 井上 一 ,  布施 行夫 ,  大渕 美千栄
公報種別：公開公報
出願番号（国際出願番号）：特願2002-292276
公開番号（公開出願番号）：特開2004-128314
出願日： 2002年10月04日
公開日（公表日）： 2004年04月22日
要約：

【課題】エピタキシャル成長の工程での熱処理の影響を受けずに精度の高い不純物層を形成できる、半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法では、半導体基板10の上方にダミーゲート層16を形成する。半導体基板10の上方に、ダミーゲート層16の両側面に隣接してスペーサ層18を形成する。半導体基板10の上方にシリコン層20をエピタキシャル成長によって選択的に形成する。ダミーゲート層16を除去した後、ゲート電極26を形成する。シリコン層20を介して半導体基板10に不純物を導入してソース/ドレイン領域34を形成する。さらに、シリコン層20をシリサイド化する。【選択図】 図2

請求項（抜粋）：

半導体基板の上方にダミーゲート層を形成し、 前記半導体基板の上方に、前記ダミーゲート層の両側面に隣接してスペーサ層を形成し、 前記半導体基板の上方にシリコン層をエピタキシャル成長によって選択的に形成し、 前記ダミーゲート層を除去した後、ゲート電極を形成し、 前記シリコン層を介して前記半導体基板に不純物を導入してソース/ドレイン領域を形成し、 前記シリコン層をシリサイド化すること、を含む、半導体装置の製造方法。

IPC (5件)：

H01L29/78 ,  H01L21/28 ,  H01L29/417 ,  H01L29/423 ,  H01L29/49

FI (5件)：

H01L29/78 301S ,  H01L21/28 301D ,  H01L29/78 301G ,  H01L29/50 M ,  H01L29/58 G

Fターム (71件)：

4M104AA01 ,  4M104BB01 ,  4M104BB17 ,  4M104BB18 ,  4M104BB20 ,  4M104BB21 ,  4M104BB25 ,  4M104BB32 ,  4M104CC01 ,  4M104CC05 ,  4M104DD02 ,  4M104DD03 ,  4M104DD21 ,  4M104DD34 ,  4M104DD37 ,  4M104DD43 ,  4M104DD65 ,  4M104DD72 ,  4M104DD78 ,  4M104DD79 ,  4M104DD84 ,  4M104DD91 ,  4M104EE03 ,  4M104EE05 ,  4M104EE09 ,  4M104EE14 ,  4M104EE16 ,  4M104EE17 ,  4M104FF13 ,  4M104FF14 ,  4M104GG08 ,  4M104GG09 ,  5F140AA13 ,  5F140AA39 ,  5F140BA01 ,  5F140BD07 ,  5F140BD09 ,  5F140BD12 ,  5F140BE03 ,  5F140BE09 ,  5F140BE10 ,  5F140BF01 ,  5F140BF04 ,  5F140BF07 ,  5F140BF10 ,  5F140BF17 ,  5F140BF21 ,  5F140BF30 ,  5F140BF42 ,  5F140BG03 ,  5F140BG05 ,  5F140BG08 ,  5F140BG12 ,  5F140BG14 ,  5F140BG28 ,  5F140BG30 ,  5F140BG38 ,  5F140BG52 ,  5F140BG53 ,  5F140BG54 ,  5F140BH06 ,  5F140BH14 ,  5F140BJ01 ,  5F140BJ08 ,  5F140BK02 ,  5F140BK05 ,  5F140BK14 ,  5F140BK18 ,  5F140BK21 ,  5F140BK34 ,  5F140CB04

引用特許：

審査官引用 (1件)

• エレベ-テッドソ-ス・ドレイン構造を有する半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平11-149750   出願人：株式会社東芝