特許
J-GLOBAL ID：200903075742063572
圧電素子、およびその生成方法
発明者：
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出願人/特許権者：
代理人 (3件)：
山本 秀策
, 安村 高明
, 森下 夏樹
公報種別：公表公報
出願番号（国際出願番号）：特願2003-533433
公開番号（公開出願番号）：特表2005-505178
出願日： 2002年08月22日
公開日（公表日）： 2005年02月17日
要約：
本発明は、少なくとも2つのスタッククリスタルフィルタを備える圧電素子の生成方法に関する。2つのスタッククリスタルフィルタを備える圧電素子(最下部、および中央部の電極の手段によって、互いに直接接続される)は、最小のプロセスステップにより、より低部電極に層スタックの堆積、および次に続く最上部導電性層、ならびに任意的な第2の圧電性層の構築によって、単純な態様で生成され得る。さらに、本発明の圧電素子は、高ストップバンド減衰が重要となる用途が、相対的に少数のフィルタ段により達成される利点を有する。このように、シングルエンド信号の優れたリモート選択は、少なくとも2つのスタッククリスタルフィルタの利用によって達成され得る。【選択図】図1E
請求項（抜粋）：
少なくとも2つのスタッククリスタルフィルタ(30、32)を備える圧電素子を製作する方法であって、該方法は、
a)基板(10)が提供されるステップと、
b)該基板(10)上において、該基板(10)上に設けられた第1の導電性層から少なくとも1つの下部電極(14)を生成するステップと、
c)該基板(10)上において、少なくとも該下部電極(14)の領域において、最下部層で開始して、第1の圧電性層(16)、第2の導電性層(18)、第2の圧電性層(20)および第3の導電性層(22)を含む層スタックが設けられるステップと、
d)該第3の導電性層(22)のみ、および、場合によっては、該第2の圧電性層(20)がパターニングされ、これにより、少なくとも2つのスタッククリスタルフィルタ(30、32)が生成されるステップと、
e)該第3の導電性層(22)は、接触接続されるステップと
を包含する、方法。
IPC (1件)：
FI (1件)：
引用特許：
引用文献：
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