特許

J-GLOBAL ID：200903075794156170

半導体装置の製造方法

発明者： 長谷川 誠 ,  矢 橋 勝 典 ,  谷 口 修 一
出願人/特許権者： 株式会社東芝
代理人 (5件)： 吉武 賢次 ,  橘谷 英俊 ,  佐藤 泰和 ,  吉元 弘 ,  川崎 康
公報種別：公開公報
出願番号（国際出願番号）：特願2007-301746
公開番号（公開出願番号）：特開2009-130035
出願日： 2007年11月21日
公開日（公表日）： 2009年06月11日
要約：

【課題】製造工程を複雑化することなく、転写技術を利用して寸法精度の高い微細パターンを形成できる。【解決手段】芯材パターン2の側面および上面を覆うようにa-Si膜3とSi酸化膜4を順に形成した後、これらの膜をエッチバックして芯材パターン2の側壁部を形成する。側壁部には、a-Si膜3とSi酸化膜4が残存するため、側壁部5の幅にばらつきが生じなくなる。したがって、側壁部5をマスクとして下地のTEOS膜1をパターニングしたときの精度向上が図れる。【選択図】図1

請求項（抜粋）：

パターン形成対象材上に第1の膜を形成する工程と、 前記第1の膜をパターニングして、芯材パターンを形成する工程と、 前記芯材パターンの側面および上面を覆うように前記パターン形成対象材上に第2の膜を形成する工程と、 前記第2の膜上に、前記第2の膜の保護材としての第3の膜を形成する工程と、 前記芯材パターンの側面に前記第2の膜および前記第3の膜を含む側壁部が形成され、かつ前記側壁部以外の前記第2膜および前記第3の膜が除去されるように、前記第2の膜および前記第3の膜をエッチングする工程と、 前記側壁部の間の前記芯材パターンを除去する工程と、 前記側壁部をマスクとして、前記パターン形成対象材に前記側壁部と対応した形状のパターンを転写する工程と、を備えることを特徴とする半導体装置の製造方法。

IPC (2件)：

H01L 21/02 ,  H01L 27/12

FI (1件)：

H01L27/12 B

引用特許：

出願人引用 (1件)

• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願2001-074041   出願人：株式会社東芝