特許

J-GLOBAL ID：200903075816893297

イサーネットスイッチにおける入力処理回路

発明者： 寺田 昌代 ,  門澤 敬 ,  居附 義正 ,  仲石 英典 ,  石森 徹
出願人/特許権者： 富士通株式会社
代理人 (1件)： 横山 淳一
公報種別：公開公報
出願番号（国際出願番号）：特願2003-336443
公開番号（公開出願番号）：特開2005-109586
出願日： 2003年09月26日
公開日（公表日）： 2005年04月21日
要約：

【課題】イサーネットスイッチにおける受信パケットの最短パケット長等の異常を検出し、廃棄する最短パケット長監視回路の回路規模の縮小を実現する。【解決手段】最短パケット長監視回路に設置し、パケット長が最短長以下の異常パケットであることをカウンタでカウントし確認する待ち時間の間、データ保持用に使っていた並列構成のレジスタを、後段のパケット再組み立て待ち用のFIFOと兼用させ、パケット長等不備時のパケットの廃棄処理を、パケット再組み立て用の結合回路におけるバックプレッシャ、パリティ検出時のパケット廃棄処理用回路で兼用させる様にする。【選択図】図1

請求項（抜粋）：

イサーネットスイッチにおける入力処理回路において、 受信パケット長が最短パルス長以下かどうかをカウントするカウンタ、 受信パケットのデータを一時保持するデータFIFO、 書き換え処理後のヘッダと該データ、 を結合すると共に、前記カウンタにおいて、最短長以下の受信パケットが検出されたときには、前記FIFOから読み出される受信パケットのデータ部及び受信パケットの開始指示パルス、終了位置パルスを廃棄する結合回路、 を有することを特徴とするイサーネットスイッチにおける入力処理回路。

IPC (1件)：

H04L12/44

FI (1件)：

H04L12/44 300

Fターム (4件)：

5K033AA04 ,  5K033CC02 ,  5K033DB03 ,  5K033DB13

引用特許：

審査官引用 (4件)

• ATMルータ
  公報種別：公開公報   出願番号：特願平8-075561   出願人：富士通株式会社
• セルバッファ制御回路
  公報種別：公開公報   出願番号：特願平10-329086   出願人：日本電気株式会社
• STMマッピング装置、及び、STMマッピング方法
  公報種別：公開公報   出願番号：特願2001-166518   出願人：日本電気株式会社
• ATM伝送システム
  公報種別：公開公報   出願番号：特願2001-320209   出願人：富士通アクセス株式会社