特許
J-GLOBAL ID：200903075890264706
半導体IC試験装置のタイミングエッジ生成回路
発明者：
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出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願平7-061707
公開番号（公開出願番号）：特開平8-146099
出願日： 1995年02月24日
公開日（公表日）： 1996年06月07日
要約：
【要約】【目的】 タイミングエッジを伝送する高精度タイミング系と呼ばれる回路の経路を短縮してタイミング精度を向上させたタイミングエッジ生成回路。【構成】 PG5の信号を受信する複数の論理遅延回路10と、その出力信号を直ちにフォーマトットコントロール60で立ち上がり系と立ち下がり系とに分岐し、それぞれの系で分解能がck周期以下の高分解能信号と経路スキュー補正値とを論理加算する論理遅延設定回路70を設け、その出力と論理遅延回路10からの論理パルスを受けてイネーブル信号と高分解能信号を出力する論理可変遅延回路80を設け、論理可変遅延回路80からイネーブル信号と高分解能信号を出力してイネーブルゲートと可変遅延回路を駆動して、RS・FF50のセット信号とリセット信号を生成する半導体IC試験装置のタイミングエッジ生成回路。
請求項（抜粋）：
1つのテストサイクル間に複数のタイミングエッジを生成するタイミングエッジ生成回路において、PG(5)からの信号を複数の論理遅延回路(10)とフォーマットコントロール(60)で受信して複数のタイミングエッジ時間の信号処理をし、タイミングエッジ伝送系の経路スキュー補正値との論理演算を施して総合遅延時間を算出し、立ち上がり系と立ち下がり系のそれぞれのイネーブル信号と高分解能信号を出力する論理回路部(9)と、上記論理回路部(9)からのイネーブル信号でタイミングエッジとなる高精度クロック信号ckを通過させる立ち上がり系と立ち下がり系の2つのイネーブルゲート(111 、112 )と、上記イネーブルゲート(111 、112 )を通過したタイミングエッジを高分解能で遅延し、RS・FF(50)に出力する立ち上がり系と立ち下がり系の2つの可変遅延回路(121 、122 )と、を具備することを特徴とする半導体IC試験装置のタイミングエッジ生成回路。
IPC (2件)：
引用特許：
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