特許

J-GLOBAL ID：200903075892223136

半導体装置の製造方法

発明者： 藤島 直人 ,  長安 芳彦 ,  北村 明夫
出願人/特許権者： 富士電機株式会社
代理人 (1件)： 山田 稔
公報種別：公開公報
出願番号（国際出願番号）：特願平6-110621
公開番号（公開出願番号）：特開平7-176640
出願日： 1994年05月25日
公開日（公表日）： 1995年07月14日
要約：

【要約】【目的】 BiCMOS技術において、同時に作り込まれるDMOS部の高耐圧化及び大電流容量化を実現すること。【構成】 Pウェル5の表面にチャネルイオン打ち込み層8を形成し、ゲート電極10を形成した後、バイポーラトランジスタのPベース形成プロセスを援用し、ゲート電極10をマスクとしてP型ベース領域21を自己整合的に形成する。この後、CMOSプロセスのLDD構造の形成工程を援用してゲート電極10の側面に側壁25を形成し、CMOSプロセスのN+ 型ソース・ドレイン形成工程を援用し、側壁25をマスクとしてN+ 型ソース領域26NSを自己整合的に形成する。実効チャネル長は側壁の長さmだけ長く、高濃度域の比率が高い。チャネルイオン打ち込み層8がアクセプタ総量不足でも、高濃度長さ比率が高いので表面パンチスルーを効果的に抑制でき、高耐圧化及び大電流容量化が実現される。

請求項（抜粋）：

第1導電型半導体領域の主面にゲート絶縁膜を介してゲート電極を形成する工程と、このゲート電極をマスクとして自己整合的に第1導電型半導体領域内の主面側に第2導電型ベース領域を形成する工程と、第2導電型ベース領域の主面側に第1導電型ソース領域を形成する工程とを備えた第1導電型チャネルのDMOSトランジスタを含む半導体装置の製造方法において、前記第1導電型ソース領域の形成工程は、前記ゲート電極の側面に形成された側壁をマスクとして自己整合的に形成することを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L 21/8249 ,  H01L 27/06 ,  H01L 29/78

FI (2件)：

H01L 27/06 321 A ,  H01L 29/78 321 D

引用特許：

審査官引用 (2件)

• 特開平2-201963
  
• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平4-120770   出願人：富士電機株式会社