特許
J-GLOBAL ID：200903076122759980

半導体装置及びその製造方法

発明者：
堀川 貢弘

堀川 貢弘 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 鈴木 章夫
公報種別：公開公報
出願番号（国際出願番号）：特願平11-319256
公開番号（公開出願番号）：特開2001-135816
出願日： 1999年11月10日
公開日（公表日）： 2001年05月18日
要約：
【要約】【課題】 ゲッタリングサイトがソース・ドレイン領域の接合面、及びゲート酸化膜と半導体基板との界面に生じることがなく、接合リークを抑制するとともにゲート酸化膜の特性劣化を防止した半導体装置とその製造方法を提供する。【解決手段】 一導電型の半導体基板101に形成された素子分離領域102により区画される素子形成領域103にゲート酸化膜104、ゲート電極105及び逆導電型のソース・ドレイン領域108が形成され、またソース・ドレイン領域108内には、素子分離領域102に近接した領域にソース・ドレイン領域108よりも浅く、かつソース・ドレイン領域108よりも高濃度の逆導電型のゲッタリング層109が形成される。ゲッタリング層109は、ソース・ドレイン領域108とシリコン基板101とのPN接合部には存在しないため、ソース・ドレイン領域108での接合リークが低減される。また、ゲッタリング層109はゲート酸化膜104に近接されていないため、ゲート酸化膜104の特性が劣化することが防止される。
請求項（抜粋）：
一導電型の半導体基板に形成された素子分離領域により区画される素子形成領域にゲート酸化膜、ゲート電極及び逆導電型のソース・ドレイン領域が形成されたMOS型トランジスタを備える半導体装置において、前記ソース・ドレイン領域内には、前記素子分離領域に近接した領域に前記ソース・ドレイン領域よりも浅く、かつ前記ソース・ドレイン領域よりも高濃度の逆導電型のゲッタリング層を備えることを特徴とする半導体装置。
IPC (8件)：
H01L 29/78 ,  H01L 21/322 ,  H01L 27/115 ,  H01L 27/108 ,  H01L 21/8242 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792
FI (7件)：
H01L 21/322 R ,  H01L 29/78 301 S ,  H01L 27/10 434 ,  H01L 27/10 621 Z ,  H01L 27/10 671 Z ,  H01L 29/78 301 X ,  H01L 29/78 371
Fターム (47件)：
5F001AA01 ,  5F001AB08 ,  5F001AD15 ,  5F001AD16 ,  5F001AD17 ,  5F001AD18 ,  5F001AD60 ,  5F001AG12 ,  5F001AG25 ,  5F040DA19 ,  5F040DB09 ,  5F040DC01 ,  5F040EA08 ,  5F040EC00 ,  5F040EC07 ,  5F040EF02 ,  5F040EF11 ,  5F040EK05 ,  5F040FA05 ,  5F040FB02 ,  5F040FC10 ,  5F040FC21 ,  5F040FC28 ,  5F083AD10 ,  5F083AD21 ,  5F083AD49 ,  5F083AD56 ,  5F083EP02 ,  5F083EP23 ,  5F083EP62 ,  5F083EP67 ,  5F083GA06 ,  5F083GA27 ,  5F083MA06 ,  5F083MA17 ,  5F083MA20 ,  5F083NA01 ,  5F083PR36 ,  5F101BA01 ,  5F101BB05 ,  5F101BD05 ,  5F101BD06 ,  5F101BD07 ,  5F101BD09 ,  5F101BD35 ,  5F101BH09 ,  5F101BH10
引用特許：
審査官引用 (3件)
  • 半導体装置の製造方法
    公報種別：公開公報   出願番号：特願平6-162742   出願人：新日本製鐵株式会社
  • 特開平2-302043
  • 特開昭56-093367

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