特許

J-GLOBAL ID：200903076138705295

半導体装置

発明者： 高橋 稔 ,  稲葉 聡 ,  岡山 康則 ,  牛久 幸広 ,  八木下 淳史
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平7-159448
公開番号（公開出願番号）：特開平9-008047
出願日： 1995年06月26日
公開日（公表日）： 1997年01月10日
要約：

【要約】【目的】本発明は、埋め込み素子分離構造を有するCMOS型集積回路において、素子領域内における結晶欠陥の発生および欠陥による金属不純物の取り込みを抑制でき、接合リーク電流の増大あるいはゲート酸化膜の破壊耐圧の低下を改善することができるようにすることを最も主要な特徴とする。【構成】たとえば、p型Si基板11の表面に選択的に溝11aを形成し、その内部に酸化膜を埋め込んで埋め込み素子分離領域12を形成する。また、その素子分離領域12の相互に、pMOS素子13とnMOS素子15をそれぞれ複数個ずつ形成する。そして、pMOS素子13の形成された素子領域14およびnMOS素子15の形成された素子領域16の外周部に、ゲッタリング領域17を形成してなる構成となっている。

請求項（抜粋）：

半導体基板上に形成された溝内に絶縁膜が埋め込まれてなる素子分離領域を有する半導体装置において、前記素子分離領域によって、低濃度不純物領域を有する複数の半導体素子の相互が電気的に分離されてなる素子領域の外周に、前記素子領域内における前記基板中の金属不純物を引き込むための高濃度不純物領域を設けてなることを特徴とする半導体装置。

IPC (4件)：

H01L 21/322 ,  H01L 21/76 ,  H01L 21/8238 ,  H01L 27/092

FI (4件)：

H01L 21/322 R ,  H01L 21/322 J ,  H01L 21/76 L ,  H01L 27/08 321 A

引用特許：

審査官引用 (5件)

• 特開平3-200335
  
• 特開平2-039436
  
• 半導体素子の製造方法
  公報種別：公開公報   出願番号：特願平4-067267   出願人：三洋電機株式会社
• 特開平3-200335
  
• 特開平2-039436