特許

J-GLOBAL ID：200903076289259734

PLL回路

発明者： 石井 博文
出願人/特許権者： 株式会社富士通ゼネラル
代理人 (1件)： 土井 健二
公報種別：公開公報
出願番号（国際出願番号）：特願平9-114074
公開番号（公開出願番号）：特開平10-303745
出願日： 1997年05月01日
公開日（公表日）： 1998年11月13日
要約：

【要約】【課題】係数乗算器をVCOの後段に配置し、係数を適宜制御する方式のPLL回路において、最適設定値を選択するために、VCO制御電圧レベルを監視し、最もセンター電圧に近い電圧でロックする設定値を選択するようにする。【解決手段】第1の基準信号に同期した整数倍の周波数を有するクロック出力を生成するPLL回路において、第1の基準信号と比較信号との位相差に応じた制御信号を出力する位相比較回路と、制御周波数帯内の周波数を有する発振器と、発振器からの信号の周波数に係数を乗算する係数乗算回路と、ロックはずれ検出信号とはずれ方向検出信号を出力するロックはずれ検出回路と、ロックインすべき係数設定信号を出力する係数Q制御回路と、VCO制御電圧レベルを監視するA/Dコンバータとを有する。

請求項（抜粋）：

第1の基準信号を入力し該第1の基準信号に同期した整数倍の周波数を有するクロック出力を生成するPLL回路において、該第1の基準信号と該クロック出力を前記整数分の1に分周した比較信号との位相差に応じた制御電圧を出力する位相比較回路と、該位相比較回路の制御電圧に応答して所定の制御周波数帯内の周波数を有する信号を出力する発振器と、該発振器からの信号の周波数に係数を乗算した周波数を有する前記クロック出力を出力する係数乗算回路と、前記第1の基準信号と前記比較信号を入力し、当該両信号の位相がずれるロックはずれを検出した時にロックはずれ検出信号とはずれ方向検出信号を出力するロックはずれ検出回路と、前記ロックはずれ検出信号とはずれ方向検出信号とを入力し、前記制御電圧が前記発振器の制御電圧範囲の基準値付近に位置する係数に対応する係数設定信号を前記係数乗算回路に供給する係数制御回路とを有することを特徴とするPLL回路。

IPC (2件)：

H03L 7/107 ,  H04N 5/12

FI (2件)：

H03L 7/10 E ,  H04N 5/12 Z

引用特許：

審査官引用 (2件)

• PLL回路
  公報種別：公開公報   出願番号：特願平7-172236   出願人：株式会社富士通ゼネラル
• 広帶域PLL
  公報種別：公開公報   出願番号：特願平6-285553   出願人：株式会社富士通ゼネラル