特許

J-GLOBAL ID：200903076299286128

テスト中回路技術分野へのテストパターンの連続的な適用およびデコンプレッション

発明者： ラジスキー,ジャヌーツ ,  タイツァー,ジャーズィ ,  カッサブ,マーク ,  ムケルジー,ニランジャン
出願人/特許権者： メンター・グラフィクス・コーポレーション
代理人 (1件)： 伊東 忠彦 (外2名)
公報種別：公表公報
出願番号（国際出願番号）：特願2001-540825
公開番号（公開出願番号）：特表2003-526778
出願日： 2000年11月15日
公開日（公表日）： 2003年09月09日
要約：

【要約】テスト中回路(24)中の走査チェーン(26)にテストパターンを適用する方法。該方法は、ビットの圧縮したテストパターン(32)を提供し、圧縮したテストパターンが提供される際、ビットの解凍されたテストパターンへ圧縮したテストパターンを解凍し、テスト中回路の走査チェーンに解凍されたテストパターンを適用することを有する。圧縮したテストパターンを提供し、圧縮したテストパターンを解凍し解凍されたパターンを適用するという動作は、解凍されたビットが生成される方法に依存して、同じか異なるクロックレートで同期して実行される。デコンプレッションを実行する回路は、ビットの圧縮したテストパターンを受信するために適用された線形有限状態マシンのようなデコンプレッサー(36)を有している。圧縮したテストパターンが受信される際、デコンプレッサーはビットの解凍されたテストパターンへテストパターンを解凍する。回路は、デコンプレッサーに連結され、解凍されたテストパターンを受信するために適用した、回路論理をテストのための走査チェーンを有している。

請求項（抜粋）：

テスト中回路において走査チェーンにテストパターンを適用する方法において、 ビットの圧縮したテストパターンを提供し、 上記圧縮したテストパターンが提供される際、ビットの解凍されたテストパターンへ上記圧縮したテストパターンを解凍し、 上記テスト中回路の走査チェーンに上記解凍されたテストパターンを適用する方法。

IPC (2件)：

G01R 31/28 ,  G01R 31/3183

FI (2件)：

G01R 31/28 G ,  G01R 31/28 Q

Fターム (11件)：

2G132AA01 ,  2G132AA03 ,  2G132AC03 ,  2G132AC04 ,  2G132AC14 ,  2G132AG01 ,  2G132AG03 ,  2G132AK23 ,  2G132AK24 ,  2G132AL09 ,  2G132AL33

引用特許：

審査官引用 (2件)

• 特開平3-002579
  
• 半導体集積回路及びそれに含まれるテスト回路
  公報種別：公開公報   出願番号：特願平9-184751   出願人：日本電気エンジニアリング株式会社