特許

J-GLOBAL ID：200903076318178188

化合物半導体装置及びその製造方法

発明者： 井上 和孝 ,  松田 一
出願人/特許権者： 富士通カンタムデバイス株式会社
代理人 (1件)： 岡本 啓三
公報種別：公開公報
出願番号（国際出願番号）：特願平10-323813
公開番号（公開出願番号）：特開2000-150537
出願日： 1998年11月13日
公開日（公表日）： 2000年05月30日
要約：

【要約】【課題】 高濃度で薄層の能動層を有するFETにおいて、ショートチャネル効果を抑制しつつ、チャネル以外のp型不純物伝導に起因するピンチオフ特性劣化の抑制及び隣接素子間のリークの抑制を実現したFETを含む化合物半導体装置を提供すること【解決手段】 埋め込みp領域構造3を有する電界効果トランジスタを形成する化合物半導体装置であって、例えば、ゲート領域4は薄く且つn型不純物で高ドーズ化されており、この高ドーズ化ゲート領域を補償するため、前記埋め込みp領域3は浅く且つp型不純物で高ドーズ化されており、この高ドーズ化埋め込みp領域3とゲート電極5間のリーク電流の発生を阻止するため、該高ドーズ化埋め込みp領域3の側端部に低濃度p型不純物領域2を形成して、チャネル以外の箇所の電流の流れを阻止する。

請求項（抜粋）：

基板に形成された低濃度p型不純物領域と、前記低濃度p型不純物領域の上方に形成された高濃度n型不純物領域からなるソース領域及びドレイン領域と、前記ソース領域及びドレイン領域の間に設けられたn型不純物領域からなるチャネル層と、前記チャネル層の少なくとも下層に形成された高濃度p型不純物領域とを備えた化合物半導体装置。

IPC (2件)：

H01L 21/338 ,  H01L 29/812

Fターム (16件)：

5F102GA02 ,  5F102GB01 ,  5F102GC01 ,  5F102GD01 ,  5F102GJ05 ,  5F102GK08 ,  5F102GL05 ,  5F102GL17 ,  5F102GM05 ,  5F102GR08 ,  5F102GR15 ,  5F102GR16 ,  5F102GT05 ,  5F102HA02 ,  5F102HC07 ,  5F102HC18

引用特許：

出願人引用 (4件)

• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平5-336432   出願人：富士通株式会社, 富士通カンタムデバイス株式会社
• 特開平3-185738
  
• 特開昭61-222271
  
• 特開昭63-038264
  

審査官引用 (3件)

• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平5-336432   出願人：富士通株式会社, 富士通カンタムデバイス株式会社
• 特開平3-185738
  
• 特開昭61-222271