特許
J-GLOBAL ID：200903076446995466
電源回路
発明者：
,
出願人/特許権者：
代理人 (1件)：
若林 忠
公報種別：公開公報
出願番号（国際出願番号）：特願平8-084970
公開番号（公開出願番号）：特開平9-285116
出願日： 1996年04月08日
公開日（公表日）： 1997年10月31日
要約：
【要約】【課題】 MOSFETを同期整流回路に用いた電源回路において、転流側MOSFETの動作遅れによる主スイッチとの同時オンによる電力損失を防ぐ。【解決手段】 電源回路におけるMOSFETを用いた同期整流回路の駆動制御回路において、主スイッチ1及び同期整流器14にそれぞれ抵抗器5、コンデンサ4、ダイオード6で構成されている第1の時定数回路と駆動用IC3の直列回路を主スイッチ1に接続する。また、抵抗器7、コンデンサ9、ダイオード8で構成されている第2の時定数回路と反転器10の直列回路をカップリング回路12を経由し、同期整流器14に接続する。この時、第1の時定数回路と駆動用ICまたは第2の時定数回路と反転器により主スイッチと同期整流器の駆動パルス間にデッドタイムを作ることにより同時オン状態を無くし、駆動による電力損失を改善する。
請求項（抜粋）：
MOSFETを整流用として用いたスイッチング電源の主スイッチと、転流側MOSFETの同期整流器と、主スイッチ制御回路を含む駆動制御回路を有する電源回路において、駆動回路を経由し前記主スイッチに接続され、前記主スイッチ制御回路の基準パルスを入力信号とする第1の時定数回路と、反転回路を経由し前記同期整流器に接続され、前記主スイッチ制御回路の基準パルスを入力信号とする第2の時定数回路とを有し、前記基準パルスを2相に分割し、それぞれ前記主スイッチと前記同期整流器とを駆動する駆動パルス間に休止期間を設けることを特徴とする電源回路。
IPC (2件)：
FI (2件)：
H02M 3/28 F
, H02M 7/21 A
