特許

J-GLOBAL ID：200903076635686350

PLL周波数シンセサイザ

発明者： 福田 真理
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 五十嵐 省三
公報種別：公開公報
出願番号（国際出願番号）：特願平5-229450
公開番号（公開出願番号）：特開平7-066723
出願日： 1993年08月23日
公開日（公表日）： 1995年03月10日
要約：

【要約】【目的】 PLL周波数シンセサイザのロックアップを十分高速にすること。【構成】 電圧制御発振器1の出力からフラクショナル分周器2により周波数の高い信号S1及び周波数の低い信号S2を生成する。周波数の高い信号S1と周波数の高い基準信号REF1との位相比較を位相比較器5によって行い、周波数の低い信号S2と周波数の低い基準信号REF2との位相比較を位相比較器6によって行う。位相比較器5、6の出力はセレクタ7によって選択されてフィルタ8に供給され、電圧制御発振器1の制御電圧VCとなる。

請求項（抜粋）：

制御電圧(VC)を受信して該制御電圧に対応した発振周波数の出力信号を出力する電圧制御発振器(1)と、第1のPLL基準周波数の第1の基準信号(REF1)を発生する第1の基準信号発生器(3)と、前記電圧制御発振器の出力信号の発振周波数を前記第1のPLL基準周波数に等しくなるフランクショナル分周比(N=A・8+F)で分周するフラクショナル分周器(2)と、該フラクショナル分周器の出力と前記第1の基準信号との位相比較する第1の位相比較器(5)と、前記第1の基準信号を所定の分周比で分周して第2のPLL基準周波数の第2の基準信号(REF2)を発生する第2の基準信号発生器(4)と、前記フラクショナル分周器の出力を前記所定の分周比で分周して出力する分周器と、該分周器の出力と前記第2の基準信号との位相比較する第2の位相比較器(6)と、前記第1、第2の位相比較器の出力を選択するセレクタ(7)と、該セレクタの出力を平滑化して前記電圧制御発振器の制御電圧を発生するループフィルタ(8)と、前記第1の位相比較器の出力の位相ロック状態を判別し、該位相ロック状態を検出していないときには前記セレクタにより該第1の位相比較器の出力を選択させ、前記位相ロック状態を検出しているときには前記セレクタにより前記第2の位相比較器の出力を選択させる位相ロック検出器(9)とを具備するPLL周波数シンセサイザ。

IPC (2件)：

H03L 7/18 ,  H03L 7/087

FI (2件)：

H03L 7/18 Z ,  H03L 7/08 P

引用特許：

審査官引用 (3件)

• 特開平4-101515
  
• 特開平4-040117
  
• PLLシンセサイザ回路
  公報種別：公開公報   出願番号：特願平4-011906   出願人：富士通株式会社, 富士通ヴィエルエスアイ株式会社