特許
J-GLOBAL ID：200903076643969442
同期型半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-236528
公開番号（公開出願番号）：特開平8-102189
出願日： 1994年09月30日
公開日（公表日）： 1996年04月16日
要約：
【要約】【目的】同期型半導体記憶装置の“CAS LATENCY 3”の動作時におけるアクセスタイムを向上させる。【構成】本発明は、アドレスADDに対する入力回路1と、行アドレス選択/読み出し/書き込みを含むコマンド信号に対する入力回路21と、クロック入力に対する入力回路34、45と、データ出力に対する出力回路20と、データ入力に対する入力回路32と、ラッチ回路2、5、19、22、31と、列アドレスバッファ3と、列デコーダ4と、行アドレスバッファ7と、行デコーダ8と、メモリセルアレイ10と、列アドレス制御回路11と、行アドレス制御回路13と、センスアンプ16と、データアンプ18と、書き込み制御回路26と、読み出し制御回路27と、モード設定回路33と、内部クロック信号発生回路35、46と、論理回路37、43、48と、遅延回路39とを備えて構成される。
請求項（抜粋）：
ダイナミック・ランダム・アクセス・メモリーを形成するメモリセルアレイと、外部より入力される行アドレス/列アドレスを含むアドレス信号を受けて入力するアドレス入力手段と、前記アドレス入力手段を介して得られるアドレス情報を受けて、前記メモリセルアレイに対するメモリセル選択信号を生成して出力するアドレス設定手段と、外部からの行アドレス選択制御/読み出し制御/書き込み制御を含むコマンド信号を受けて入力するコマンド入力手段と、前記コマンド入力手段を介して得られるコマンド情報を受けて、前記メモリセルアレイに対応するデータの読み出し動作ならびにデータの書き込み動作を制御するデータ読み書き制御手段と、前記データ読み書き制御手段による制御作用を介して、前記メモリセルアレイから読み出されるデータを出力するデータ出力手段と、前記メモリセルアレイに書き込むためのデータを入力するデータ入力手段と、外部からのクロック信号を受けて入力するクロック入力手段と、前記クロック入力手段を介して得られるクロック情報を受けて、所定の基準内部クロック信号を生成して出力する内部クロック生成手段と、前記前記基準内部クロック信号を受けてタイミングの異なる内部クロック信号を生成し、前記アドレス入力手段、前記アドレス設定手段、前記コマンド入力手段、前記データ読み書き制御手段、前記データ出力手段および前記データ入力手段に対するタイミング制御用のクロック信号として出力する内部クロックタイミング制御手段とを備える同期型半導体記憶装置において、前記クロック入力手段が、第1および第2の二つのクロック入力手段を備えて構成され、前記内部クロック生成手段が、前記第1のクロック入力手段を介して得られるクロック情報を受けて、前記アドレス入力手段、前記アドレス設定手段、前記コマンド入力手段、前記データ読み書き制御手段、前記データ出力手段および前記データ入力手段に対して作用する第1の基準内部クロック信号を生成して出力する第1の内部クロック生成手段と、前記第2のクロック入力手段を介して得られるクロック情報を受けて、前記データ出力手段に対してのみ作動する第2の基準内部クロック信号を生成して出力する第2の内部クロック生成手段とを備えて構成されて、前記第1の内部クロック生成手段より出力される第1の基準内部クロック信号、前記データ読き書き制御手段より出力される特定の内部クロック許可信号、前記コマンド入力手段より出力される読み出しコマンド信号およびモードレジスタサイクルに対応して設定されるレベル信号を入力して、前記第2のクロック入力手段に対する電源供給の可否を制御する電源供給信号を生成して出力する論理回路手段を備えることを特徴とする同期型半導体記憶装置。
引用特許：
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