特許

J-GLOBAL ID：200903076645201398

半導体装置およびその製造方法

発明者： 細美 英一 ,  田沢 浩 ,  田窪 知章 ,  柴崎 康司
出願人/特許権者： 東芝マイクロエレクトロニクス株式会社 ,  株式会社東芝
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平8-006664
公開番号（公開出願番号）：特開平9-199505
出願日： 1996年01月18日
公開日（公表日）： 1997年07月31日
要約：

【要約】【課題】 微細化されたバンプ電極を有することが可能でありながらも、電気的特性に関する信頼性を長い期間に及んで保つことができる半導体装置を提供すること。【解決手段】シリコン基板1と、シリコン基板1上に形成された電極パッド3と、シリコン基板1および電極パッド3上に形成され、電極パッド3の少なくとも一部を露出させる開口部7を有するパッシベーション膜5と、開口部7を介して電極パッド3に接続され、第1、第2のバリヤメタル9a、9bの少なくとも2層を含む積層構造バリヤメタル9と、積層構造バリヤメタル9に接続され、この積層構造バリヤメタル9が少なくとも含むバリヤメタル9a、9bのうち、少なくともいずれか1つのバリヤメタルの側壁を隠すと同時に、積層構造バリヤメタル9を平面から見て隠すバンプ電極11とを具備する。

請求項（抜粋）：

半導体基板と、前記半導体基板上に形成された電極パッドと、前記半導体基板および前記電極パッド上に形成され、前記電極パッドの少なくとも一部を露出させる開口部を有する絶縁層と、前記開口部を介して前記電極パッドに接続され、第1、第2の導体層の少なくとも2層を含む積層構造層と、前記積層構造層に接続され、この積層構造層が少なくとも含む第1、第2の導体層のうち、少なくともいずれか1つの導体層の側壁を隠すと同時に、前記積層構造層を平面から見て隠す突起状電極とを具備することを特徴とする半導体装置。

FI (3件)：

H01L 21/92 602 H ,  H01L 21/92 603 D ,  H01L 21/92 604 Q

引用特許：

審査官引用 (3件)

• 半導体装置とその製造方法
  公報種別：公開公報   出願番号：特願平6-090424   出願人：株式会社東芝, 東芝マイクロエレクトロニクス株式会社
• 特開昭57-139944
  
• 特開平3-190240