特許
J-GLOBAL ID：200903076654637093
炭化珪素半導体装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
碓氷 裕彦 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-004471
公開番号（公開出願番号）：特開2002-261280
出願日： 1998年03月18日
公開日（公表日）： 2002年09月13日
要約：
【要約】【課題】 溝部側面に形成した薄膜半導体層に対し、第1のゲート電極層を形成し、かつ前記薄膜半導体層が接する第2導電型の第1半導体層に、第1のゲート電極層と同電圧が印加される第2のゲート電極層を接続するトランジスタ構造を得る。【構成】 溝7の側面7aに薄膜半導体層8を形成し、この上に第1のゲート電極50を形成する。そして第1のゲート電極50と層間絶縁膜52により絶縁されたソース電極53を形成する。さらに、ソース領域、薄膜半導体層8が形成されたベース領域3に接する第2のゲート電極51を形成する。この第2のゲート電極51は、第1のゲート電極50と電気的に接続され、第1のゲート電極とともに薄膜半導体層8に生ずる空乏層幅を制御しトランジスタとしての導通を制御する。
請求項（抜粋）：
第1導電型の低抵抗層と、前記低抵抗層の表面上に形成され、該低抵抗層よりも高抵抗な第1導電型の高抵抗層と、前記高抵抗層上に形成された第2導電型の第1半導体層と、前記第1半導体層に形成され、かつ前記高抵抗層に達するように前記第1半導体層を貫通する溝部と、該溝部の側面に形成され、第1導電型よりなる薄膜半導体層と、前記第1半導体層の表面に形成されるとともに、前記薄膜半導体層に接して形成されたソース領域と、前記薄膜半導体層に接して形成された第1のゲート電極層と、前記ゲート電極上に形成された層間絶縁膜と、該層間絶縁膜上に形成され、かつ前記ソース領域に接するソース電極と、前記第1半導体層の表面上に形成されるとともに、前記第1のゲート電極に電気的に接続される第2のゲート電極と、前記低抵抗層の表面に形成されたドレイン電極とを備え、前記第1及び第2のゲート電極に電圧が印可されることで前記薄膜半導体層に生じる空乏層の幅を制御し、ソース領域と前記低抵抗層との間に流れる電流を制御することを特徴とする炭化珪素半導体装置。
IPC (7件)：
H01L 29/78 654
, H01L 29/78 652
, H01L 29/78
, H01L 29/78 653
, H01L 29/161
, H01L 29/165
, H01L 29/80
H01L 29/78 654 C
, H01L 29/78 652 E
, H01L 29/78 652 T
, H01L 29/78 653 A
, H01L 29/165
, H01L 29/80 V
, H01L 29/163
5F102FB01
, 5F102GB04
, 5F102GC09
, 5F102GD01
, 5F102GD10
, 5F102GJ02
, 5F102GL02
, 5F102GM02
, 5F102GR11
, 5F102GR15
, 5F102GT01
, 5F102GT07
, 5F102GV07
, 5F102HC07
, 5F102HC10
, 5F102HC15
