特許

J-GLOBAL ID：200903076995432465

半導体記憶装置

発明者： 柴田 健二 ,  古山 孝昭
出願人/特許権者： 富士通株式会社 ,  富士通ヴィエルエスアイ株式会社
代理人 (1件)： 恩田 博宣
公報種別：公開公報
出願番号（国際出願番号）：特願平7-189582
公開番号（公開出願番号）：特開平9-046207
出願日： 1995年07月25日
公開日（公表日）： 1997年02月14日
要約：

【要約】【課題】半導体記憶装置の入力バッファ回路の消費電力を低減する。【解決手段】入出力パッド1に入力バッファ回路11と出力バッファ回路2とが接続され、出力バッファ回路2は制御回路3から出力される活性化信号OEに基づいて入出力パッド1に出力データDout を出力し、入力バッファ回路11は、入出力パッド1に入力される入力データDinを内部回路5に出力する。入力バッファ回路11には、出力バッファ回路2に入力される活性化信号OEが入力されて、出力バッファ回路2の活性時に、入力バッファ回路11が不活性化される。

請求項（抜粋）：

入出力パッドに入力バッファ回路と出力バッファ回路とが接続され、前記出力バッファ回路は制御回路から出力される活性化信号に基づいて前記入出力パッドに出力データを出力し、前記入力バッファ回路は、入出力パッドに入力される入力データを内部回路に出力する半導体記憶装置であって、前記入力バッファ回路には、前記出力バッファ回路に入力される活性化信号を入力して、前記出力バッファ回路の活性時に、前記入力バッファ回路を不活性化したことを特徴とする半導体記憶装置。

IPC (2件)：

H03K 19/0175 ,  G11C 11/417

FI (2件)：

H03K 19/00 101 S ,  G11C 11/34 305

引用特許：

審査官引用 (3件)

• 特開昭62-154915
  
• 差動入力型受信回路
  公報種別：公開公報   出願番号：特願平5-043966   出願人：富士通株式会社, 株式会社九州富士通エレクトロニクス
• 特開昭62-154915