特許
J-GLOBAL ID：200903077079296390
設計レイアウト作成方法、設計レイアウト作成システム、マスクの製造方法、半導体装置の製造方法、及び設計レイアウト作成プログラム
発明者：
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出願人/特許権者：
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代理人 (6件)：
鈴江 武彦
, 河野 哲
, 中村 誠
, 蔵田 昌俊
, 村松 貞男
, 橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2003-419601
公開番号（公開出願番号）：特開2005-181524
出願日： 2003年12月17日
公開日（公表日）： 2005年07月07日
要約：
【課題】 自動でかつ与えられたプロセス条件下で危険パターンのない最小のレイアウト面積となる最適レイアウトを得る。【解決手段】 デザインルール、プロセス近接効果補正パラメータ、及び半導体プロセスパラメータのうち少なくとも1つを繰り返し最適化することにより、与えられた半導体プロセスパラメータに対して最適な設計レイアウトを作成する設計レイアウト作成方法において、ウェハ上での仕上がり平面形状を複数のプロセスパラメータでそれぞれ算出し、仕上がり平面形状から評価値を算出し、算出された各評価値が公差を満たしているか否かを判定し、公差を満たしていない判定された場合に、その位置座標と評価値とを算出し、算出された位置座標と評価値に基づいて設計レイアウト変更指針を作成し、作成された設計レイアウト変更指針に基づいて設計レイアウトの修正を部分的に行う。【選択図】 図1
請求項（抜粋）：
半導体集積回路の設計レイアウトが予め与えられたルールを満たすように作成可能な装置、プロセス近接効果補正装置、及びウェハ上での仕上がり平面形状を予測する装置を用いて、デザインルール,プロセス近接効果補正パラメータ,及び半導体プロセスパラメータのうち少なくとも1つを繰り返し最適化することにより、与えられた半導体プロセスパラメータに対して最適な設計レイアウトを作成する方法であって、
前記ウェハ上での仕上がり平面形状を複数のプロセスパラメータでそれぞれ算出する工程と、
前記算出された仕上がり平面形状から、該形状に対する評価値をそれぞれ算出する工程と、
前記算出されたそれぞれの評価値が所定の公差を満たしているか否かを判定する工程と、
前記公差を満たしていない判定された場合に、その位置座標と評価値のうち少なくとも一つを抽出する工程と、
前記抽出された位置座標と評価値のうち少なくとも一つに基づいて、設計レイアウト変更指針を作成する工程と、
前記作成された設計レイアウト変更指針に基づいて設計レイアウトの修正を部分的に行う工程と、
を含むことを特徴とする設計レイアウト作成方法。
IPC (3件)：
G03F1/08
, G06F17/50
, H01L21/027
G03F1/08 A
, G06F17/50 658M
, G06F17/50 666C
, H01L21/30 502P
2H095BB02
, 5B046AA08
, 5B046BA06
, 5B046JA01
出願人引用 (2件)
審査官引用 (5件)
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