特許
J-GLOBAL ID：200903077104347809
クロスコネクト装置およびメモリ共用方法
発明者：
出願人/特許権者：
代理人 (1件)：
堀 城之
公報種別：公開公報
出願番号（国際出願番号）：特願平11-131274
公開番号（公開出願番号）：特開2000-324076
出願日： 1999年05月12日
公開日（公表日）： 2000年11月24日
要約：
【要約】【課題】 本発明は、回路規模の縮小および遅延時間の短縮を図るクロスコネクト装置およびメモリ共用方法を提供することを課題とする。【解決手段】 同期多重方式のSDHインタフェース回路と、パス設定を行う時分割型スイッチを備えたパス設定回路と、前記SDHインタフェース回路で実行されるポインタ処理後の位相調整および/またはフレームアライナを構成するエラスティックストアメモリとして機能するとともに、前記パス設定回路で実行されるパス設定を行う前記時分割型スイッチのデータメモリとして機能する共有メモリを有する。
請求項（抜粋）：
回路規模の縮小および遅延時間の短縮を図るクロスコネクト装置であって、同期多重方式のSDHインタフェース回路と、パス設定を行う時分割型スイッチを備えたパス設定回路と、前記SDHインタフェース回路で実行されるポインタ処理後の位相調整および/またはフレームアライナを構成するエラスティックストアメモリとして機能するとともに、前記パス設定回路で実行されるパス設定を行う前記時分割型スイッチのデータメモリとして機能する制御メモリを有することを特徴とするクロスコネクト装置。
IPC (2件)：
H04J 3/00
, H04Q 3/52 101
H04J 3/00 X
, H04J 3/00 U
, H04J 3/00 W
, H04Q 3/52 101 A
5K028AA07
, 5K028NN22
, 5K028NN51
, 5K028RR02
, 5K028SS25
, 5K028TT01
, 5K069AA18
, 5K069BA02
, 5K069CB04
, 5K069DA06
, 5K069DB12
, 5K069DB14
, 5K069GA10
, 5K069GA13
