特許
J-GLOBAL ID:200903077323194775

半導体デバイスおよび位置合せの方法

発明者:
出願人/特許権者:
代理人 (1件): 大貫 進介 (外2名)
公報種別:公開公報
出願番号(国際出願番号):特願平11-125470
公開番号(公開出願番号):特開平11-345866
出願日: 1999年05月06日
公開日(公表日): 1999年12月14日
要約:
【要約】【課題】 半導体デバイスと位置合せの方法が提供される。【解決手段】 半導体ウエハ101は、ウエハ上で第1半導体ダイを位置合せするために位置合せ領域163内に配置される第1位置合せマーク165を有する第1半導体ダイ103を含む。第2半導体ダイ181は、位置合せ領域内に配置される第2位置合せマークを有し、第2位置合せマークが第1位置合せマークとオーバーラップするようにする。オーバーラップする位置合せマークによって占められる面積は、第1と第2の半導体ダイによって共有され、各ダイの面積と費用とを低減する。
請求項(抜粋):
半導体ウエハ(101)であって:第1ダイを位置合せするために前記半導体ウエハの第1領域(163)内に配置される第1位置合せマークを有する第1ダイ(103);および、第2ダイ(181)を位置合せするために前記第1領域(163)内に配置される第2位置合せマークを有する第2ダイ(181)であって、前記第2位置合せマーク(167)は前記第1位置合せマーク(165)とオーバーラップする第2ダイ(181);によって構成されることを特徴とする半導体ウエハ(101)。
IPC (2件):
H01L 21/68 ,  H01L 21/027
FI (2件):
H01L 21/68 F ,  H01L 21/30 522 A
引用特許:
出願人引用 (7件)
全件表示
審査官引用 (7件)
全件表示

前のページに戻る