特許
J-GLOBAL ID:200903077514636930
半導体装置および半導体装置の製造方法
発明者:
出願人/特許権者:
代理人 (3件):
森 哲也
, 内藤 嘉昭
, 崔 秀▲てつ▼
公報種別:公開公報
出願番号(国際出願番号):特願2004-305535
公開番号(公開出願番号):特開2005-354023
出願日: 2004年10月20日
公開日(公表日): 2005年12月22日
要約:
【課題】 電界効果型トランジスタが形成される半導体層の結晶性の劣化を抑制しつつ、導電型の異なる電界効果型トランジスタを積層する。【解決手段】 単結晶半導体層13a、絶縁層12bおよび単結晶半導体層13bを絶縁層12a上に順次積層し、単結晶半導体層13a、13bの両側の側面にそれぞれ形成されたゲート絶縁膜16a、16bを介して単結晶半導体層13a、13bの両側の側壁にゲート電極17を形成し、ゲート電極17の両側にそれぞれ配置されたソース/ドレイン層14a、15aを単結晶半導体層13aに形成するとともに、ゲート電極17の両側にそれぞれ配置されたソース/ドレイン層14b、15bを単結晶半導体層13bに形成することにより、Pチャンネル電界効果型トランジスタMP1とNチャンネル電界効果型トランジスタMN1とを積層させる。【選択図】 図1
請求項(抜粋):
絶縁層を介して積層された第1および第2半導体層と、
前記第1半導体層に形成されたPチャンネル電界効果型トランジスタと、
前記第2半導体層に形成されたNチャンネル電界効果型トランジスタとを備えることを特徴とする半導体装置。
IPC (7件):
H01L21/8238
, H01L21/76
, H01L21/762
, H01L27/00
, H01L27/08
, H01L27/092
, H01L29/786
FI (10件):
H01L27/08 321G
, H01L27/00 301A
, H01L27/08 331E
, H01L29/78 613A
, H01L29/78 620
, H01L29/78 617N
, H01L29/78 617K
, H01L29/78 621
, H01L21/76 D
, H01L21/76 L
Fターム (88件):
5F032AA06
, 5F032AA07
, 5F032AA09
, 5F032AA34
, 5F032AA44
, 5F032AA45
, 5F032AA46
, 5F032AA67
, 5F032AA77
, 5F032BA01
, 5F032BA05
, 5F032BA06
, 5F032BB01
, 5F032CA05
, 5F032CA06
, 5F032CA07
, 5F032CA09
, 5F032CA10
, 5F032CA17
, 5F032CA20
, 5F032DA02
, 5F032DA22
, 5F032DA33
, 5F032DA53
, 5F032DA60
, 5F032DA78
, 5F048AA01
, 5F048AA09
, 5F048AB03
, 5F048AB04
, 5F048AC04
, 5F048BA10
, 5F048BA14
, 5F048BA15
, 5F048BA16
, 5F048BA19
, 5F048BB03
, 5F048BB05
, 5F048BB09
, 5F048BC16
, 5F048BC18
, 5F048BD01
, 5F048BD02
, 5F048BD06
, 5F048BD10
, 5F048CB01
, 5F110AA03
, 5F110AA04
, 5F110BB04
, 5F110BB11
, 5F110CC02
, 5F110DD01
, 5F110DD02
, 5F110DD04
, 5F110DD05
, 5F110DD13
, 5F110DD14
, 5F110DD15
, 5F110DD24
, 5F110EE01
, 5F110EE04
, 5F110EE09
, 5F110EE22
, 5F110EE45
, 5F110FF02
, 5F110FF23
, 5F110FF35
, 5F110GG01
, 5F110GG02
, 5F110GG03
, 5F110GG04
, 5F110GG12
, 5F110GG13
, 5F110GG15
, 5F110GG17
, 5F110GG22
, 5F110HJ01
, 5F110HJ13
, 5F110HL24
, 5F110NN03
, 5F110NN23
, 5F110NN24
, 5F110NN65
, 5F110PP03
, 5F110QQ08
, 5F110QQ11
, 5F110QQ17
, 5F110QQ19
引用特許:
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