位相補償用クロック同期回路

発明者：
出願人/特許権者：
代理人 (1件)：鈴江武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-389062
公開番号（公開出願番号）：特開2002-190733
出願日： 2000年12月21日
公開日（公表日）： 2002年07月05日
要約：

【要約】【課題】位相補償用クロック同期回路の位相合わせ可能な周波数範囲をより広くする。【解決手段】同じ構成を有する複数の遅延セル10が直列に接続されてなり、外部クロックExt. Clkが入力する遅延線13、および該遅延線による外部クロックの一周期の分割数を切換可能な切換回路19を有し、遅延線の各段の遅延セルから外部クロックの一周期を複数に分割した位相を表現する複数の信号を出力するコアDLL110a と、コアDLL から時間的に連続する二軸の信号を選択して混ぜ合わせることにより、外部クロックとの位相ずれを補償した内部クロックInt. Clkを生成する周辺DLL120とを具備する。

請求項（抜粋）：

同じ構成を有する複数の遅延セルが直列に接続されてなり、第1のクロック信号が入力する遅延線および該遅延線による前記第1のクロック信号の一周期の分割数を切換可能な切換回路を有し、前記遅延線の各段の遅延セルから前記第1のクロックの一周期を複数に分割した位相を表現する複数の信号を出力する第1の遅延同期ループと、前記第1の遅延同期ループから時間的に連続する二軸の信号を選択して混ぜ合わせることにより、前記第1のクロック信号との位相のずれを補償した第2のクロック信号を生成する第2の遅延同期ループとを具備することを特徴とする位相補償用クロック同期回路。

IPC (4件)：

H03L 7/081 , H03K 5/14 , H03L 7/087 , H03K 5/00

FI (4件)：

H03K 5/14 , H03L 7/08 J , H03L 7/08 P , H03K 5/00 V

Fターム (17件)：

5J001AA04 , 5J001AA11 , 5J001BB14 , 5J001CC03 , 5J001DD09 , 5J106AA04 , 5J106CC24 , 5J106CC30 , 5J106CC59 , 5J106DD09 , 5J106DD32 , 5J106DD43 , 5J106DD48 , 5J106EE01 , 5J106FF04 , 5J106FF09 , 5J106KK08

引用特許：

出願人引用 (1件)

ディジタルPLL回路
公報種別：公開公報出願番号：特願平8-351062 出願人：株式会社東芝

審査官引用 (1件)

ディジタルPLL回路
公報種別：公開公報出願番号：特願平8-351062 出願人：株式会社東芝

引用文献：

出願人引用 (2件)

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