特許

J-GLOBAL ID：200903077578365336

キャパシタ及びその製造方法

発明者： 福 島 伸 ,  出 羽 光 明 ,  阿 部 和 秀
出願人/特許権者： 株式会社東芝
代理人 (1件)： 佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-243929
公開番号（公開出願番号）：特開平10-093045
出願日： 1996年09月13日
公開日（公表日）： 1998年04月10日
要約：

【要約】【課題】 リーク電流が小さく、かつ静電容量の大きなキャパシタを得ることを可能にする。【解決手段】 半導体基板2上に、導電性ペロブスカイト型酸化物からなる下部電極膜12を形成する第1の工程と、前記第1の工程の終了後、直ちにペロブスカイト型酸化物誘電体からなる第1の誘電体層14を形成する第2の工程と、前記第1の誘電体層および前記下部電極膜を加工処理することにより隣接するキャパシタ間を分離する第3の工程と、前記第1の誘電体層を覆うように、ペロブスカイト型酸化物誘電体からなる第2の誘電体層16を形成する第4の工程と、前記第4の工程の終了後、直ちに導電性ペロブスカイト型酸化物からなる上部電極18を形成する工程と、を備えていることを特徴とする。

請求項（抜粋）：

基板上に、導電性ペロブスカイト型酸化物からなる下部電極膜を形成する第1の工程と、前記第1の工程の終了後、直ちにペロブスカイト型酸化物誘電体からなる第1の誘電体層を形成する第2の工程と、前記第1の誘電体層および前記下部電極膜を加工処理することにより隣接するキャパシタ間を分離する第3の工程と、前記第1の誘電体層を覆うように、ペロブスカイト型酸化物誘電体からなる第2の誘電体層を形成する第4の工程と、前記第4の工程の終了後、直ちに導電性ペロブスカイト型酸化物からなる上部電極を形成する工程と、を備えていることを特徴とするキャパシタの製造方法。

IPC (4件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 27/04 ,  H01L 21/822

FI (3件)：

H01L 27/10 651 ,  H01L 27/04 C ,  H01L 27/10 621 Z

引用特許：

審査官引用 (1件)

• 高誘電膜の製造方法及びそれを用いたキャパシタの製造方法
  公報種別：公開公報   出願番号：特願平9-199763   出願人：エルジイ・セミコン・カンパニイ・リミテッド