特許

J-GLOBAL ID：200903077602518670

半導体集積回路のレイアウト設計方法

発明者： 益川 文典
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 後藤 洋介 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-313243
公開番号（公開出願番号）：特開平10-154793
出願日： 1996年11月25日
公開日（公表日）： 1998年06月09日
要約：

【要約】【課題】 集積回路内に予めダミーの遅延補償回路を埋め込んでおくことにより、回路変更が生じた場合にも容易に修正を行い、設計期間の短縮、設計コストの削減を達成する。【解決手段】 データを蓄え保持する機能を持ったフリップフロップFF1及びFF2と、論理素子から構成されている組合せ論理回路1〜3を、集積回路上にレイアウト配置する際に、異なる遅延値を持った複数の遅延回路を含むダミーの遅延補償回路10を組み込んでおく。ホールドタイム(T hold)のタイミングエラーが生じた場合、フリップフロップFF2と組合せ論理回路2との間を、適切な遅延値を持った遅延回路を遅延補償回路10の中から選択して接続を行うことにより、タイミングエラーを回避する。

請求項（抜粋）：

半導体基板上に、第1及び第2のクロック信号によってデータを蓄え保持する機能を持つ第1及び第2のフリップフロップ回路と、前記第1及び第2のフリップフロップ回路との間に配置され、複数の論理素子の組合せからなる組合せ論理回路とを配置する第1のステップと、前記第1のフリップフロップ回路と前記組合せ論理回路との間及び前記組合せ論理回路と前記第2のフリップフロップ回路との間を信号配線で接続する第2のステップとを含む半導体集積回路のレイアウト設計方法において、前記第1のステップは、前記半導体基板上に、前記第1及び前記第2のフリップフロップ回路及び前記組合せ論理回路に加えて、互に異なる遅延値を持った複数の遅延回路を含むダミーの遅延補償回路を組み込んでおく工程であることを特徴とする半導体集積回路のレイアウト設計方法。

IPC (4件)：

H01L 27/04 ,  H01L 21/822 ,  G06F 17/50 ,  H01L 21/82

FI (4件)：

H01L 27/04 D ,  G06F 15/60 656 D ,  H01L 21/82 B ,  H01L 21/82 W

引用特許：

審査官引用 (4件)

• 特開平2-055420
  
• 半導体集積回路
  公報種別：公開公報   出願番号：特願平4-237958   出願人：日本電気アイシーマイコンシステム株式会社
• 特開平2-139957
  
• 特開平3-065748