半導体集積回路の設計方法及び半導体集積回路の設計支援装置

発明者： ,
出願人/特許権者：
代理人 (1件)：上柳雅誉 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-348499
公開番号（公開出願番号）：特開2002-151594
出願日： 2000年11月15日
公開日（公表日）： 2002年05月24日
要約：

【要約】 (修正有)【課題】設計変更を行うにあたって配線長が大きくなることを防止するのに好適な半導体集積回路の設計方法および半導体集積回路の設計支援装置を提供する。【解決手段】回路素子を構成するセルとして、回路素子の一部をスタンダードセルC11〜C21,C23〜C42で構成するとともに、回路素子の残部を複数のベーシックセルC22,D16,D25を所定パターンで配線してなるセルで構成し、セル配置領域に回路素子を構成するセルを配置し、セル配置領域のうち非配置領域に複数のベーシックセルを配置しておく。半導体集積回路に対して設計変更を行う場合は、設計変更データに基づいて、配置領域および非配置領域のベーシックセルを設計変更後の機能に対応して配線するようになっている。

請求項（抜粋）：

セル配置領域に回路素子を構成するセルを配置し、前記セル配置領域のうち前記回路素子を構成するセルを配置した配置領域以外の非配置領域に複数の基本セルを配置し、設計変更後の機能に関する設計変更データに基づいて、前記非配置領域の基本セルを設計変更後の機能に対応して配線する半導体集積回路の設計方法において、前記回路素子を構成するセルとして、前記回路素子の一部を所定機能を有する機能セルで構成するとともに前記回路素子の残部を複数の基本セルを所定パターンで配線してなるセルで構成するセル構成工程を含むことを特徴とする半導体集積回路の設計方法。

IPC (4件)：

H01L 21/82 , G06F 17/50 656 , G06F 17/50 658 , H01L 27/118

FI (5件)：

G06F 17/50 656 R , G06F 17/50 658 E , H01L 21/82 B , H01L 21/82 C , H01L 21/82 M

Fターム (17件)：

5B046AA08 , 5B046BA05 , 5B046BA06 , 5F064AA03 , 5F064AA04 , 5F064DD02 , 5F064DD14 , 5F064DD20 , 5F064DD26 , 5F064DD50 , 5F064EE02 , 5F064EE08 , 5F064EE60 , 5F064HH02 , 5F064HH06 , 5F064HH11 , 5F064HH12

引用特許：

審査官引用 (1件)

スタンダードセル方式の集積回路
公報種別：公開公報出願番号：特願平9-343278 出願人：株式会社東芝

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