特許
J-GLOBAL ID：200903077646717750

半導体装置およびその製造方法

発明者：
中邑 良一

中邑 良一 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 若林 忠 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-218035
公開番号（公開出願番号）：特開2000-049346
出願日： 1998年07月31日
公開日（公表日）： 2000年02月18日
要約：
【要約】【課題】タングステン等からなるゲート電極を備えたMOSFETにおいて、ドレイン側端部におけるリーク電流の発生を防止することを目的とする。【解決手段】シリコン基板1上にゲート酸化膜10を介して、タングステン膜8からなるゲート電極を設ける。ゲート酸化膜10の中央部の膜厚を10nm以下とし、端部の膜厚を中央部の1.4〜3.0倍の厚さとする。
請求項（抜粋）：
シリコン基板と、該シリコン基板上にゲート酸化膜を介して設けられたゲート電極と、該ゲート電極の両脇に形成されたソース領域およびドレイン領域とを有し、該ゲート電極の少なくとも一部は金属材料からなり、前記ゲート電極のゲート長方向中央部における前記ゲート酸化膜の膜厚は10nm以下であり、前記ゲート電極のゲート長方向端部における前記ゲート酸化膜の膜厚は、前記ゲート長方向中央部におけるゲート酸化膜の膜厚の1.4〜3.0倍であることを特徴とする半導体装置。
IPC (3件)：
H01L 29/78 ,  H01L 21/28 301 ,  H01L 21/28
FI (3件)：
H01L 29/78 301 G ,  H01L 21/28 301 R ,  H01L 21/28 301 T
Fターム (35件)：
4M104AA01 ,  4M104BB01 ,  4M104BB02 ,  4M104BB18 ,  4M104BB20 ,  4M104BB25 ,  4M104BB26 ,  4M104BB28 ,  4M104BB36 ,  4M104BB40 ,  4M104CC05 ,  4M104DD04 ,  4M104DD43 ,  4M104DD99 ,  4M104FF06 ,  4M104FF13 ,  4M104GG09 ,  4M104HH16 ,  5F040DA00 ,  5F040DA01 ,  5F040DC01 ,  5F040EC01 ,  5F040EC04 ,  5F040EC07 ,  5F040EC08 ,  5F040EC09 ,  5F040EC10 ,  5F040EC12 ,  5F040EC19 ,  5F040ED09 ,  5F040EF01 ,  5F040FA12 ,  5F040FA16 ,  5F040FA19 ,  5F040FC00
引用特許：
審査官引用 (7件)
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