特許

J-GLOBAL ID：200903077700526222

集積回路とその製造方法

発明者： 和田 俊男
出願人/特許権者： 日鉄セミコンダクター株式会社
代理人 (1件)： 田北 嵩晴
公報種別：公開公報
出願番号（国際出願番号）：特願平9-211180
公開番号（公開出願番号）：特開平11-040777
出願日： 1997年07月23日
公開日（公表日）： 1999年02月12日
要約：

【要約】【課題】 簡単な構造によりMOSトランジスタおよびキャパシタからなるメモリセルを高密度大規模に集積する集積回路を提供すること。【解決手段】 DRAMのセル・アレイでビット線BL1,BL2とワード線WL1,WL2,WL3,WL4が互いに直交し、夫々の交点付近にMOSトランジスタQとMOSキャパシタCからなるDRAMセルを備えている。各メモリ・セルの間は、ワード線WL1,WL2,WL3,WL4に平行する方向で半導体基板に形成した第一の溝であるトレンチとこのトレンチ内に容量絶縁膜およびフィールド・シールド電極FS1,FS2,FS3を埋め込んで得られるフィールド・シールド構造で絶縁分離される。ビット線に平行方向は各メモリ・セル間およびフィールド・シールド構造の間に第二のトレンチが在り、ここを絶縁物で埋め込んで絶縁物分離を行っている。

請求項（抜粋）：

半導体基板の一主表面にMOSトランジスタとMOSキャパシタから成るメモリセルを行列配置し、該メモリセル間を互いに絶縁分離し、前記メモリセル間の互いに隣接するキャパシタは前記基板表面から形成された絶縁分離用のトレンチの一側面と、該トレンチ内に埋設された容量絶縁膜を介して前記一側面の半導体表面に容量結合するフィールド・シールド電極を備えた集積回路において、前記一側面が粗面を有することを特徴とする集積回路。

IPC (4件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 27/04 ,  H01L 21/822

FI (3件)：

H01L 27/10 625 B ,  H01L 27/04 C ,  H01L 27/10 681 D

引用特許：

審査官引用 (2件)

• 特開平3-044959
  
• MIS型半導体記憶装置
  公報種別：公開公報   出願番号：特願平3-354350   出願人：山口日本電気株式会社