静電誘導トランジスタ

発明者： , , ,
出願人/特許権者：
代理人 (1件)：小川勝男 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-006319
公開番号（公開出願番号）：特開2001-196602
出願日： 2000年01月12日
公開日（公表日）： 2001年07月19日
要約：

【要約】【課題】オンオフ制御に要するゲートパワーが低減された優れたスッチング特性を有し、超低損失の高耐圧の静電誘導トランジスタの提供にある。【解決手段】比較的高濃度で薄いn層(nコラム層)31と、p層(pコラム層)32とが交互に隣接して配列されたドリフト層(電圧保持領域)の一端に沿って比較的高濃度のn型バッファ層33を設置し、その表面部分にpゲート層41を具備することにより該pゲート層とpコラム層との間にn型バッファ層を介在させ、該n型バッファ層によってゲート層とpコラム層を電気的に分離する。また、該n型バッファ層の中にソース層と共にソース電極に低抵抗接続されるp型埋め込み層を具備し、該p型埋込み層とpゲート層との間をチャネル領域とする。

請求項（抜粋）：

価電子バンドと伝導電子バンド間のバンドギャップエネルギーが2.0eV以上の半導体単結晶を基材とし、一対の主表面を有する半導体基体の一方の主表面には第1導電型の低抵抗基板、他方の主表面には第1導電型の第1バッファ層がそれぞれ隣接し、前記低抵抗基板と第1バッファ層との間に前記一対の主表面にほぼ垂直な方向に長く延びる第1導電型の第1ドリフト領域と、該第1ドリフト領域に隣接する第2導電型の第2ドリフト領域がそれぞれ複数個交互に並行配列したドリフト領域を有し、前記第1バッファ層が形成された前記他方の主表面から、第1導電型の高濃度ソース層、前記第2ドリフト領域に達する深さであって該第2ドリフト層に電気的に接合された第2導電型の第2バッファ層、および、第2導電型のゲート層がそれぞれ設けられ、前記高濃度ソース層および第2バッファ層にはソース電極が、前記ゲート層にはゲート電極が、前記低抵抗基板にはドレイン電極がそれぞれ表面露出部に低抵抗接続され、前記ドレイン電極とソース電極間で高電圧を阻止する動作モードのときには前記第1ドリフト領域と前記第2ドリフト領域に正および負の空間電荷領域が交互に並ぶ形となり、該空間電荷領域で電極間に印加された電圧の半分以上を支える静電誘導トランジスタにおいて、前記第2導電型のゲート層が、半導体基体の一対の主表面を透視する方向の投影が前記第2ドリフト層と重なり合う部分を有し、かつ、半導体基体の他方の主表面より前記第2ドリフト層との間に第1導電型の前記第1バッファ層の部分が介在する深さに設定されたことを特徴とする静電誘導トランジスタ。

Fターム (10件)：

5F102FA01 , 5F102FA03 , 5F102FB01 , 5F102GB04 , 5F102GC05 , 5F102GC07 , 5F102GC08 , 5F102GD04 , 5F102GJ02 , 5F102GR07

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