特許
J-GLOBAL ID：200903078080165298

半導体装置の製造方法

発明者：
小室 雅宏

小室 雅宏 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 加藤 朝道
公報種別：公開公報
出願番号（国際出願番号）：特願平10-100483
公開番号（公開出願番号）：特開平11-283915
出願日： 1998年03月27日
公開日（公表日）： 1999年10月15日
要約：
【要約】 (修正有)【課題】ワード線とビット線の井型構造の配線間に容量コンタクトを形成するに際して、自動重ね合わせ測定用のボックスマークを用いて行う、X方向(ワード線)とY方向(ビット線)のズレ量を測定やその測定結果の解析の時間を短縮させる半導体装置及びその製造方法の提供。【解決手段】半導体基板上に形成された自動重ね合わせ測定用外側ボックスマークを、ワード線で形成した2本の垂直線と、ビット線で形成した2本の平行線とを重ね合わせて井型にすることにより、ワード線方向のズレ量とビット線方向のズレ量を1つのボックスマークで、同時に測定する。
請求項（抜粋）：
パターン形成のためのマスクを用いた露光工程を3回以上含んで製造される半導体装置において、基板の所定の位置に、1回目のパターン形成時に配設された目ズレ測定マークの一部をなす第1マークを備えるとともに、2回目のパターン形成時に配設される前記目ズレ測定マークの他の部分をなす第2のマークを備え、前記第1マークと前記第2のマークとで前記目ズレ測定マークの一つを構成し、前記目ズレ測定マークが、3回目又はそれ以降のパターン形成の際のマスク側のマークとの位置合わせに用いられる、ことを特徴とする半導体装置。
IPC (5件)：
H01L 21/027 ,  H01L 21/28 ,  H01L 21/3205 ,  H01L 27/108 ,  H01L 21/8242
FI (6件)：
H01L 21/30 502 M ,  H01L 21/28 D ,  H01L 21/30 506 A ,  H01L 21/30 522 Z ,  H01L 21/88 B ,  H01L 27/10 681 F
引用特許：
審査官引用 (4件)
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