特許
J-GLOBAL ID：200903078145816925

導電性強化型MOS-ゲ-ト半導体装置の製造方法

発明者：
クリストファー ボグスロウ ココン

クリストファー ボグスロウ ココン について


出願人/特許権者：
ハリス コーポレイション

ハリス コーポレイション について


代理人 (1件)： 柏原 三枝子
公報種別：公開公報
出願番号（国際出願番号）：特願平11-228535
公開番号（公開出願番号）：特開2000-058834
出願日： 1999年08月12日
公開日（公表日）： 2000年02月25日
要約：
【要約】【解決手段】 MOSゲート半導体装置の製造において、半導体ウエハの表面に、間を隔てて設けた領域に内側に向けて延在し、ウエハの他の部分よりドーピング濃度が高い窪みが設けられている。基板よりドーピング濃度が低いシリコン層が基板表面に整合して設けられ、基板表面内の窪みがシリコン層の表面に複製される。基板の各領域のドーパントが、シリコン層内へ外拡散されて、層内に高くドープされた埋め込み領域が形成される。次いで、シリコン層表面の窪みをホトマスク整合マークとして用いて、シリコン層上および層内に、埋め込み領域に対して予め選択された方向にゲート電極構造を形成する。この埋め込み領域が、結果としてできた装置を流れる電流路の抵抗を低くする。
請求項（抜粋）：
MOSゲート半導体装置の製造方法において、第1導電型のドーパントを第1の濃度で有するシリコン基板(224a)の第1の側の表面(214)に、第1導電型のドーパントを前記第1の濃度より高い第2の濃度で有する第1領域(217)を形成する工程と、前記基板の第1の側の表面(214a)に、前記第1の領域内に延在する第1の窪み(217a)を形成する工程と、第1導電型のドーパントを前記基板の第1の側の上及び前記第1の窪み内の前記第1の濃度より低い第3の濃度で有するシリコン層を形成し、前記シリコン層の表面上に第2の窪み(217b)を複製する工程と、前記第1の領域から前記シリコン層へドーパントを外拡散して、前記シリコン層内に前記第2の窪み(217b)に向けて延在する埋め込み領域(217c)を形成する工程と、前記埋め込み領域に対して所定の間隔をもって前記シリコン層表面にゲート電極構造(212)を形成する工程とを具えることを特徴とするMOSゲート半導体装置の製造方法。
FI (2件)：
H01L 29/78 652 H ,  H01L 29/78 652 J
引用特許：
審査官引用 (4件)
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