特許

J-GLOBAL ID：200903078203022527

CMOS半導体装置

発明者： 山口 明 ,  高橋 徹
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-011988
公開番号（公開出願番号）：特開2000-216347
出願日： 1999年01月20日
公開日（公表日）： 2000年08月04日
要約：

【要約】【課題】素子の微細化上の制限が緩和され、CMOSトランジスタあるいはCMOS素子領域のパターンサイズを縮小化し得るCMOS半導体装置を提供する。【解決手段】P基板10の表層部に選択的に形成されたPMOSトランジスタ形成用のN型シャロウウエル12およびNMOSトランジスタ形成用のP型シャロウウエル21と、N型シャロウウエル用の引き出し領域18およびP型シャロウウエル用の引き出し領域27と、P基板の表層部でPMOSトランジスタのドレイン領域15とNMOSトランジスタのドレイン領域24との相互間およびN型シャロウウエル12とP型シャロウウエル21との相互間でシャロウウエルより深く形成されたCMOSトランジスタ分離用のSTI領域29と、P基板の表層部でシャロウウエルより深く形成されたCMOS領域分離用のSTI領域31、32とを具備する。

請求項（抜粋）：

第1導電型の半導体基板と、前記半導体基板の表層部に選択的に形成された第2導電型のウエル領域と、前記ウエル領域の表層部に一部が重なるように選択的に形成された第2導電型の第1のシャロウウエル領域と、前記第1のシャロウウエル領域の表層部に選択的に形成された第1導電型の拡散領域からなる第1のMOSトランジスタのソース領域およびドレイン領域と、前記第1のMOSトランジスタのソース領域・ドレイン領域間のチャネル領域上にゲート絶縁膜を介して形成された第1のゲート電極と、前記ウエル領域の表層部に選択的に形成された第2導電型の第2のシャロウウエル領域と、前記第2のシャロウウエル領域の表層部に形成された第2導電型の拡散領域からなる第1のシャロウウエル引き出し領域と、前記ウエル領域の表層部で前記第1のMOSトランジスタのドレイン領域と第1のシャロウウエル引き出し領域との相互間および前記第1のシャロウウエル領域と第2のシャロウウエル領域との相互間に前記第1のシャロウウエル領域および第2のシャロウウエル領域より深く形成された第1のシャロウトレンチ分離領域と、前記半導体基板の表層部に選択的に形成された第2導電型の拡散領域からなる第2のMOSトランジスタのソース領域およびドレイン領域と、前記第2のMOSトランジスタのソース領域・ドレイン領域間のチャネル領域上にゲート絶縁膜を介して形成された第2のゲート電極と、前記半導体基板の表層部で前記第1のシャロウウエル領域と第2のMOSトランジスタのドレイン領域との相互間に前記第1のシャロウウエル領域より深く形成されたCMOSトランジスタ分離用の第3のシャロウトレンチ分離領域とを具備することを特徴とするCMOS半導体装置。

IPC (2件)：

H01L 27/08 331 ,  H01L 21/762

FI (2件)：

H01L 27/08 331 A ,  H01L 21/76 D

Fターム (15件)：

5F032AA34 ,  5F032AA44 ,  5F032AA64 ,  5F032AA84 ,  5F032BA08 ,  5F032CA03 ,  5F032CA17 ,  5F048AA01 ,  5F048AC03 ,  5F048BB05 ,  5F048BE02 ,  5F048BE03 ,  5F048BE05 ,  5F048BE09 ,  5F048BG13

引用特許：

審査官引用 (3件)

• 半導体デバイスの素子分離方法及びCMOS装置
  公報種別：公開公報   出願番号：特願平8-021496   出願人：ソニー株式会社
• 特開平3-021039
  
• 特開平3-021039