半導体記憶装置

発明者： , ,
出願人/特許権者：
代理人 (1件)：高田守 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-069569
公開番号（公開出願番号）：特開平8-139291
出願日： 1995年03月28日
公開日（公表日）： 1996年05月31日
要約：

【要約】【目的】低消費電力でセンスアンプが形成されているウェルの電位を変化させ、しきい値電圧を小さくする。【構成】 nチャネル共通ソース線1110e とセンスアンプ1111におけるnチャネルMOSトランジスタ1111b および1111c が形成されるp型ウェル1111a との間にスイッチ回路1113を設け、センス動作開始時にこのスイッチ回路1113によりnチャネル共通ソース線1110e とp型ウェル1111a とをショートさせてnチャネル共通ソース線1110e に蓄積された電荷をp型ウェル1111a に移動させる。

請求項（抜粋）：

第1のビット線と、この第1のビット線と対をなす第2のビット線とを有し、選択されたメモリセルに記憶されていたデータに応じた電位差が生じるビット線対、第1導電型の第1の半導体領域に形成され、上記第1のビット線と第1の電位供給信号に応じて第1の電位とこの第1の電位と異なる第2の電位との間の中間電位が供給される第1のソースノードとの間に接続され、ゲートが上記第2のビット線に接続される第1の第2導電型MOSトランジスタと、上記第1の半導体領域に形成され、上記第2のビット線と上記第1のソースノードとの間に接続され、ゲートが上記第1のビット線に接続される第2の第2導電型MOSトランジスタと、上記第1のビット線と第2のソースノードとの間に接続され、ゲートが上記第2のビット線に接続される第1の第1導電型MOSトランジスタと、上記第2のビット線と上記第2のソースノードとの間に接続され、ゲートが上記第1のビット線に接続される第2の第1導電型MOSトランジスタとを有するセンスアンプ、上記第1の電位が与えられる第1の電位ノードと上記第1のソースノードとの間に接続され、ゲートに第1のセンスアンプイネーブル信号を受ける第1のセンスアンプイネーブルトランジスタ、上記第2の電位が与えられる第2の電位ノードと上記第2のソースノードとの間に接続され、ゲートに第2のセンスアンプイネーブル信号を受ける第2のセンスアンプイネーブルトランジスタ、および、上記第1のソースノードと上記第1の半導体領域との間に接続され、第1の制御信号によって導通・非導通が制御される第1のスイッチ回路を備える半導体記憶装置。

IPC (3件)：

H01L 27/108 , H01L 21/8242 , G11C 11/409

FI (2件)：

H01L 27/10 681 G , G11C 11/34 353 A

引用特許：

審査官引用 (3件)

特開平4-278295
特開平2-018784
半導体記憶装置
公報種別：公開公報出願番号：特願平6-025576 出願人：三菱電機株式会社

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