特許
J-GLOBAL ID：200903078252678365
半導体装置の設計方法、半導体装置の設計装置及び半導体チップ
発明者：
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出願人/特許権者：
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代理人 (1件)：
恩田 博宣
公報種別：公開公報
出願番号（国際出願番号）：特願平6-042843
公開番号（公開出願番号）：特開平7-254006
出願日： 1994年03月14日
公開日（公表日）： 1995年10月03日
要約：
【要約】【目的】 セル配置対象領域内に配置されるマクロセルの必要電流量に応じた配線設定で、レイアウトスペースを有効に活用できる配線パターンにて引き込み電源配線を設定する。【構成】 マクロセルが動作電圧レベル毎に配置される複数のセル配置対象領域の区画情報はレイアウトデータベース8に格納される。CPU1は供給電流量計算部10でライブラリ7及びレイアウトデータベース8に格納されたデータに基づきセル配置対象領域毎に必要な電流値Iを算出する。配線条件決定部11で電流値Iを供給し得る引き込み電源配線の配線幅と配線本数の組合せを演算する。配線パターン発生部12で電源配線からセル配置対象領域に施し得る引き込み電源配線の配線パターンを図形演算する。削除BC数計算部13で引き込み電源配線が施されることにより使用不可能となるベーシックセルの個数を計数し、その計数値を最小とする配線パターンの配線スペースを確保する。
請求項（抜粋）：
予め論理設計された論理回路を構成する各マクロセル(S,S2)をその論理関係から複数のグループに組分けし、マクロセル(S1,S2)をグループ毎に配置すべく複数のセル配置対象領域(A1,A2)を半導体チップ(15)上のセル配置領域(17)に区画設定し、セル配置対象領域(A1,A2)内に配置される各マクロセル(S1,S2)の動作時の総消費電力から決まる電流量(I)に応じた配線幅にて、電源配線(19,20)から各セル配置対象領域(A1,A2)への引き込み電源配線(22)を設定する半導体装置の設計方法。
IPC (2件)：
FI (2件)：
G06F 15/60 370 P
, H01L 21/82 C
