特許
J-GLOBAL ID:200903078400474502

半導体装置

発明者:
出願人/特許権者:
代理人 (2件): 高橋 敬四郎 ,  来山 幹雄
公報種別:公開公報
出願番号(国際出願番号):特願2004-191405
公開番号(公開出願番号):特開2006-013322
出願日: 2004年06月29日
公開日(公表日): 2006年01月12日
要約:
【課題】 活性領域と素子分離領域を別個の対象として応力を制御し,半導体装置の性能を向上する。【解決手段】 半導体装置は、p-MOS領域を有する半導体基板と、半導体基板表面部に形成され、p-MOS領域内にp-MOS活性領域を画定する素子分離領域と、p-MOS活性領域を横断して,半導体基板上方に形成され、下方にp-MOSチャネル領域を画定するp-MOSゲート電極構造と、p-MOSゲート電極構造を覆って、p-MOS活性領域上方に選択的に形成された圧縮応力膜と、p-MOS領域の素子分離領域上方に選択的に形成され,圧縮応力膜の応力を解放している応力解放領域と、を有し、p-MOSチャネル領域にゲート長方向の圧縮応力とゲート幅方向の引張応力を印加する。【選択図】 図12
請求項(抜粋):
pチャネル型トランジスタ領域を有する半導体基板と、 前記半導体基板表面部に形成され、前記pチャネル型トランジスタ領域内にpチャネル型活性領域を画定する素子分離領域と、 前記pチャネル型活性領域を横断して,前記半導体基板上方に形成され、下方にpチャネル領域を画定するpチャネル型ゲート電極構造と、 前記pチャネル型ゲート電極構造を覆って、前記pチャネル型活性領域上方に選択的に形成された圧縮応力膜と、 前記pチャネル型トランジスタ領域の素子分離領域上方に選択的に形成され,前記圧縮応力膜の応力を解放している応力解放領域と、 を有し、前記pチャネル型活性領域上方の前記圧縮応力膜が前記pチャネル領域にゲート長方向の圧縮応力を印加し、前記圧縮応力膜と前記応力解放領域が前記pチャネル領域にゲート幅方向の引張応力を印加する半導体装置。
IPC (5件):
H01L 27/092 ,  H01L 21/823 ,  H01L 27/08 ,  H01L 21/76 ,  H01L 29/78
FI (5件):
H01L27/08 321C ,  H01L27/08 331A ,  H01L27/08 321F ,  H01L21/76 L ,  H01L29/78 301N
Fターム (57件):
5F032AA35 ,  5F032AA44 ,  5F032BB06 ,  5F032CA17 ,  5F032DA02 ,  5F032DA28 ,  5F032DA60 ,  5F048AA04 ,  5F048AA07 ,  5F048AB03 ,  5F048AC01 ,  5F048AC03 ,  5F048BA01 ,  5F048BA10 ,  5F048BB05 ,  5F048BB08 ,  5F048BB11 ,  5F048BB12 ,  5F048BC06 ,  5F048BE03 ,  5F048BF06 ,  5F048BF11 ,  5F048BF12 ,  5F048BF16 ,  5F048BG13 ,  5F048DA25 ,  5F140AA05 ,  5F140AB03 ,  5F140AC28 ,  5F140BA01 ,  5F140BA20 ,  5F140BE07 ,  5F140BF01 ,  5F140BF04 ,  5F140BF11 ,  5F140BF18 ,  5F140BG08 ,  5F140BG12 ,  5F140BG37 ,  5F140BG43 ,  5F140BG53 ,  5F140BH14 ,  5F140BJ08 ,  5F140BJ11 ,  5F140BJ27 ,  5F140BK02 ,  5F140BK13 ,  5F140BK26 ,  5F140CA03 ,  5F140CB04 ,  5F140CB08 ,  5F140CC01 ,  5F140CC03 ,  5F140CC08 ,  5F140CC12 ,  5F140CF04 ,  5F140CF07
引用特許:
出願人引用 (2件) 審査官引用 (1件)

前のページに戻る