特許
J-GLOBAL ID：200903078470420884

半導体集積回路装置

発明者：
市川 智士

市川 智士 について


出願人/特許権者：
株式会社デンソー

株式会社デンソー について


代理人 (1件)： 特許業務法人 サトー国際特許事務所
公報種別：公開公報
出願番号（国際出願番号）：特願2008-049908
公開番号（公開出願番号）：特開2009-207077
出願日： 2008年02月29日
公開日（公表日）： 2009年09月10日
要約：
【課題】負荷通電経路中に直列接続された同一導電型の複数のFETを備えたものにおいて、電圧印加テストを実施可能な構成を備えるとともに各FETのゲート・ソース間を過電圧から保護する。【解決手段】ウェハ検査工程では、電極9、10、11をグランドレベルに設定し、電極8にテスト電圧を印加することで、MOSFETQ1、Q2のゲート酸化膜に通常動作時よりも高いテスト電圧を加える。ダイオード20の逆耐圧はこのテスト電圧よりも高いので通電しない。実動作状態でゲート信号SdがLレベルになると、MOSFETQ1、Q2はともにオフする。MOSFETQ2のゲート電位に対してソース電位(電極10の電位)がVf以上高くなるとダイオード20が導通し、MOSFETQ2のゲート・ソース間電圧はVf以下に制限される。【選択図】図1
請求項（抜粋）：
電源から負荷への通電経路中に直列に接続されたNチャネル型の複数のFETと、 前記複数のFETのうち最も高電位側に位置するFETのドレイン、前記複数のFETのうち最も低電位側に位置するFETのソース、および前記複数のFET同士の相互接続ノードに対してそれぞれ設けられた個別電極と、 テスト電圧を印加するための共通電極と、 前記共通電極と前記複数のFETの各ゲートとの間にそれぞれ接続され、前記テスト電圧を各ゲートに伝達可能な回路と、 前記テスト電圧以上の逆耐圧を有し、前記複数のFETのうち最も低電位側に位置するFET以外の各FETのゲート・ソース間にそれぞれソース側をアノードとして接続されたダイオードとを備え、 前記複数のFETに対する電圧印加テストの時に、前記個別電極と前記共通電極との間にテスト電圧が印加されるように構成されていることを特徴とする半導体集積回路装置。
IPC (7件)：
H03K 17/08 ,  H03K 17/687 ,  G01R 31/28 ,  H01L 21/822 ,  H01L 27/04 ,  H03K 17/00 ,  H03K 19/00
FI (6件)：
H03K17/08 C ,  H03K17/687 A ,  G01R31/28 V ,  H01L27/04 T ,  H03K17/00 B ,  H03K19/00 B
Fターム (40件)：
2G132AA00 ,  2G132AK07 ,  2G132AL31 ,  5F038BE05 ,  5F038BE09 ,  5F038BG03 ,  5F038BG05 ,  5F038BH02 ,  5F038BH04 ,  5F038BH05 ,  5F038BH15 ,  5F038DT02 ,  5F038DT04 ,  5F038EZ20 ,  5J055AX34 ,  5J055AX64 ,  5J055BX16 ,  5J055CX07 ,  5J055DX22 ,  5J055DX42 ,  5J055DX72 ,  5J055DX83 ,  5J055EX07 ,  5J055EY12 ,  5J055EY13 ,  5J055FX05 ,  5J055FX12 ,  5J055FX33 ,  5J055FX34 ,  5J055GX01 ,  5J056AA04 ,  5J056BB46 ,  5J056CC12 ,  5J056DD27 ,  5J056DD55 ,  5J056DD56 ,  5J056EE11 ,  5J056EE12 ,  5J056FF08 ,  5J056GG09
引用特許：
出願人引用 (1件) 審査官引用 (3件)

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