特許

J-GLOBAL ID：200903078544402913

半導体記憶装置及びその製造方法

発明者： 田仲 正明 ,  上田 直樹 ,  田中 研一
出願人/特許権者： シャープ株式会社
代理人 (1件)： 野河 信太郎
公報種別：公開公報
出願番号（国際出願番号）：特願平7-300094
公開番号（公開出願番号）：特開平9-148542
出願日： 1995年11月17日
公開日（公表日）： 1997年06月06日
要約：

【要約】【解決手段】 P型半導体基板1上に形成されたトンネル酸化膜、フローティングゲート3、絶縁膜4、コントロールゲート7、N型ソース/ドレイン領域9、10からなり、フローティングゲート3下のドレイン領域9近傍に基板1における法線方向に対してθ°傾斜させた斜めイオン注入によってP型高濃度不純物層8が形成されたメモリセルTrを複数個有し、前記Trは、一方に隣接するTrとソース領域10を共有し、かつ他方に隣接するTrとドレイン領域9を共有し、ソース領域共有隣接Trのゲート間距離Lsと、ドレイン領域共有隣接Trのゲート間距離Ldと、トンネル酸化膜2上の積層ゲート3、7の総高さHgとが、0<tan<SP>-1</SP>(Ld/Hg)<θ<tan<SP>-1</SP>(Ls/Hg)<π/2を満たす半導体記憶装置。【効果】 書き込み時間の短縮及び消去時の消費電流の減少を実現する。

請求項（抜粋）：

少なくとも、第1導電型半導体基板上に形成されたトンネル酸化膜、該トンネル酸化膜上に形成されたフローティングゲート、該フローティングゲート上に絶縁膜を介して積層されたコントロールゲート、前記半導体基板内に形成された第2導電型ソース/ドレイン領域からなり、前記フローティングゲート下のドレイン領域近傍に前記半導体基板における法線方向に対してθ°傾斜させた斜めイオン注入によって第1導電型高濃度不純物層が形成されたメモリセルトランジスタを複数個有し、前記トランジスタは、一方に隣接するトランジスタとソース領域を共有し、かつ他方に隣接するトランジスタとドレイン領域を共有し、前記ソース領域を共有する隣接トランジスタのゲート間距離Lsと、前記ドレイン領域を共有する隣接トランジスタのゲート間距離Ldと、前記トンネル酸化膜上の少なくともフローティングゲート、絶縁膜及びコントロールゲートの総高さHgとが以下の式0<tan<SP>-1</SP>(Ld/Hg)<θ<tan<SP>-1</SP>(Ls/Hg)<π/2を満たすことを特徴とする半導体記憶装置。

IPC (5件)：

H01L 27/115 ,  H01L 21/265 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (5件)：

H01L 27/10 434 ,  H01L 21/265 V ,  H01L 21/265 F ,  H01L 21/265 L ,  H01L 29/78 371

引用特許：

審査官引用 (1件)

• 半導体記憶装置の製造方法
  公報種別：公開公報   出願番号：特願平6-251447   出願人：ソニー株式会社