低消費電力ディジタル論理回路

発明者： ,
出願人/特許権者：
代理人 (1件)：加藤朝道
公報種別：公開公報
出願番号（国際出願番号）：特願平11-149081
公開番号（公開出願番号）：特開2000-341093
出願日： 1999年05月28日
公開日（公表日）： 2000年12月08日
要約：

【要約】【課題】ゲーテットクロック方式の論理回路において、クロック系のタイミング設計を容易化し設計期間を短縮する論理回路の提供。【解決手段】クロックイネーブル信号の値により入力したクロック信号を通過又はマスクするゲート回路2を備え、データを入力とするラッチ回路1のラッチタイミングを制御するクロック入力端に前記ゲート回路2の出力が接続される論理回路において、入力データDATA(I)とラッチ回路1の出力DATA(O)とを入力とし、データイネーブル信号を選択信号としていずれか一方を出力するセレクタ3を備え、セレクタ3の出力がラッチ回路1のデータ入力端Dに接続されている。

請求項（抜粋）：

クロックイネーブル信号の値により入力したクロック信号を通過又はマスクするゲート回路を備え、データを入力するラッチ回路のラッチタイミングを制御するクロック入力端に前記ゲート回路の出力が接続されてなる論理回路において、入力データと前記ラッチ回路の出力とを入力とし、入力されたデータイネーブル信号を選択信号として、前記入力データと前記ラッチ回路の出力のいずれか一方を出力するセレクタを備え、前記セレクタの出力が、前記ラッチ回路のデータ入力端に接続されている、ことを特徴とする論理回路。

IPC (2件)：

H03K 3/037 , G06F 1/12

FI (2件)：

H03K 3/037 Z , G06F 1/04 340 D

Fターム (10件)：

5J043AA00 , 5J043AA03 , 5J043AA07 , 5J043BB04 , 5J043DD00 , 5J043DD05 , 5J043DD07 , 5J043JJ04 , 5J043KK02 , 5J043KK06

引用特許：

審査官引用 (2件)

回路設計方法及び記憶媒体
公報種別：公開公報出願番号：特願平9-101189 出願人：日本電気株式会社, 日本電気テレコムシステム株式会社
特開平3-218112

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