特許
J-GLOBAL ID：200903078620551290

半導体装置およびその製造方法

発明者：
堤 聡明

堤 聡明 について


出願人/特許権者：
三菱電機株式会社

三菱電機株式会社 について


代理人 (1件)： 深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-226356
公開番号（公開出願番号）：特開平10-070187
出願日： 1996年08月28日
公開日（公表日）： 1998年03月10日
要約：
【要約】【課題】 ゲート電極の寄生容量の増大を抑制するとともに、高速動作を容易にする。【解決手段】 MOSトランジスタ10を有するトランジスタ形成領域を他の素子形成領域から分離するために素子分離領域が設けられている。この素子分離領域には、2以上の溝1aが半導体基板1に設けられている。この溝1aを埋込み、かつ半導体基板1の主表面上方に突出する分離絶縁層15の側壁面は、溝1aの側壁面と連続している。溝1aに挟まれる半導体基板1の表面上には、絶縁層11と13とが積層して形成されている。絶縁層13の上部表面は、分離絶縁層15の上部表面と実質的に同一高さを有している。
請求項（抜粋）：
互いに隣合う素子形成領域を電気的に分離するための素子分離領域を有する半導体装置であって、主表面を有し、前記素子分離領域内の前記主表面に複数の溝を有する半導体基板と、前記溝を埋込み、かつ前記主表面より上方へ突出した第1の絶縁層とを備え、前記第1の絶縁層の前記主表面より上方に突出した部分は、前記溝の側壁面に実質的に連続した側壁面を有しており、さらに、複数の前記溝に挟まれる前記主表面全面上に形成され、かつ前記第1の絶縁層と異なる材料よりなる第2の絶縁層と、前記素子形成領域内の素子と電気的に接続され、前記素子形成領域内では前記主表面上に第3の絶縁層を介在して形成されており、かつ前記素子分離領域内では前記第1および第2の絶縁層の上部表面上に延在する導電層とを備え、前記第2の絶縁層の膜厚は前記第3の絶縁層の膜厚よりも大きい、半導体装置。
IPC (3件)：
H01L 21/76 ,  H01L 27/108 ,  H01L 21/8242
FI (2件)：
H01L 21/76 N ,  H01L 27/10 681 D
引用特許：
審査官引用 (3件)

前のページに戻る

TOP

BOTTOM