CMOS素子の製造方法

発明者： ,
出願人/特許権者：
代理人 (1件)：斎藤栄一
公報種別：公開公報
出願番号（国際出願番号）：特願平9-187790
公開番号（公開出願番号）：特開平10-308458
出願日： 1997年06月27日
公開日（公表日）： 1998年11月17日
要約：

【要約】 (修正有)【課題】一度の低いしきい電圧用イオン注入工程のみで低いしきい電圧のPMOS/NMOSトランジスタを製造することにより、工程段階を最少化して収率を向上させ、且つ製造費用を減らすCMOS素子の製造方法を提供する。【解決手段】第1、第2活性領域の表面の近くに第1しきい電圧の調節のためにN形不純物のイオン注入層を形成する。第3活性領域15を露出して、Pウェルを形成する段階と、Pウェルの半導体基板表面の近くに第2しきい電圧の調節のためにP形不純物の第1イオン注入層を形成する段階と、第1 17b、第4活性領域17aを露出する第3マスクパターン113を形成する段階と、露出された第1、第4活性領域の表面の近くに第3しきい電圧の調節のためにP形不純物の第2イオン注入層を形成する段階と、第1乃至第4活性領域上の所定部分にゲート酸化膜を含むゲート電極を形成する段階とを含む。

請求項（抜粋）：

P形半導体基板の所望領域に順次に位置し、第1乃至第4活性領域を定義する素子分離膜を形成する段階と、前記第1乃至第4活性領域上にスクリーン酸化膜を形成する段階と、前記第1及び第2活性領域を露出する第1マスクパターンを形成する段階と、前記第1及び第2活性領域の所定の深さにNウェルを形成する段階と、前記第1及び第2活性領域の表面の近くに第1しきい電圧を調節するために、N形不純物のイオン注入層を形成する段階と、前記第1マスクパターンを取り除く段階と、前記第3活性領域を露出する第2マスクパターンを形成する段階と、前記露出された第3活性領域にPウェルを形成する段階と、前記Pウェルの半導体基板表面の近くに第2しきい電圧を調節するために、P形不純物の第1イオン注入層を形成する段階と、前記第2マスクパターンを取り除く段階と、前記第1及び第4活性領域を露出する第3マスクパターンを形成する段階と、前記露出された第1及び第4活性領域の表面の近くに第3しきい電圧を調節するために、P形不純物の第2イオン注入層を形成する段階と、前記第1乃至第4活性領域上の所定部分にゲート酸化膜を含むゲート電極を形成する段階とから成ることを特徴とするCMOS素子の製造方法。

IPC (2件)：

H01L 21/8238 , H01L 27/092

FI (2件)：

H01L 27/08 321 D , H01L 27/08 321 N

引用特許：

審査官引用 (6件)

特開昭62-057242
特開昭62-060254
半導体装置及びその製造方法
公報種別：公開公報出願番号：特願平6-053033 出願人：ソニー株式会社

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