特許
J-GLOBAL ID：200903078653109304

アクティブマトリクス基板およびその製造方法、並びにフラットパネル型イメージセンサ

発明者：
齊藤 裕一

齊藤 裕一 について

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永田 尚志

永田 尚志 について

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和泉 良弘

和泉 良弘 について


出願人/特許権者：
シャープ株式会社

シャープ株式会社 について


代理人 (1件)： 原 謙三
公報種別：公開公報
出願番号（国際出願番号）：特願平11-368301
公開番号（公開出願番号）：特開2000-353808
出願日： 1999年12月24日
公開日（公表日）： 2000年12月19日
要約：
【要約】【課題】 補助容量値を大きくした場合でも、信号線容量値が小さいアクティブマトリクス基板を提供する。【解決手段】 ガラス基板に配置された走査線2と接続されたゲート電極5を有する薄膜トランジスタ(TFT)10をガラス基板上に配置する。走査線2と同一の層からなる補助容量配線3を、ガラス基板上に形成する。TFT10のドレイン電極13と接続された画素電極7およびソース電極11と接続された信号線6を同一の層から構成する。信号線6および画素電極7を構成する層とドレイン電極13およびソース電極11を構成する層との間に絶縁体層を設ける。走査線2および補助容量配線3と信号線6との間に絶縁体層が存在することにより、補助容量値への影響を少なく、信号線容量値を低減することができる。
請求項（抜粋）：
ゲート電極に供給された信号によりソース電極とドレイン電極との間をスイッチングするスイッチング素子と、前記ゲート電極に接続された走査線と、前記ソース電極に接続された信号線と、前記ドレイン電極に接続された画素電極とを基板上に備えたアクティブマトリクス基板において、前記走査線を形成する層と、該走査線を形成する層の上方に位置し、前記ソース電極を形成する層と、該ソース電極を形成する層の上方に位置し、前記信号線を形成する層とが、前記基板上に形成されており、前記ソース電極を形成する層と前記信号線を形成する層との間に形成された絶縁体層を備えており、前記走査線と前記信号線とが、前記絶縁体層を介して互いに配置されていることを特徴とするアクティブマトリクス基板。
IPC (6件)：
H01L 29/786 ,  G02F 1/1333 505 ,  G02F 1/1365 ,  H01L 27/14 ,  H04N 5/32 ,  H04N 5/335
FI (6件)：
H01L 29/78 612 C ,  G02F 1/1333 505 ,  H04N 5/32 ,  H04N 5/335 U ,  G02F 1/136 500 ,  H01L 27/14 K
Fターム (58件)：
2H090HA04 ,  2H090HB13X ,  2H090HD03 ,  2H090HD07 ,  2H090LA01 ,  2H092JA24 ,  2H092JB23 ,  2H092JB24 ,  2H092JB32 ,  2H092JB33 ,  2H092JB56 ,  2H092JB58 ,  2H092JB64 ,  2H092JB66 ,  2H092KB22 ,  2H092KB25 ,  2H092NA23 ,  2H092RA10 ,  4M118AA10 ,  4M118AB01 ,  4M118BA05 ,  4M118BA14 ,  4M118BA23 ,  4M118CA11 ,  4M118CA14 ,  4M118CB05 ,  4M118FB03 ,  4M118FB13 ,  4M118FB16 ,  5F110AA02 ,  5F110AA26 ,  5F110BB01 ,  5F110BB10 ,  5F110CC08 ,  5F110DD02 ,  5F110EE03 ,  5F110EE04 ,  5F110EE14 ,  5F110EE33 ,  5F110EE44 ,  5F110FF02 ,  5F110FF03 ,  5F110FF09 ,  5F110FF30 ,  5F110GG02 ,  5F110GG15 ,  5F110GG45 ,  5F110HJ17 ,  5F110HK03 ,  5F110HK04 ,  5F110HK07 ,  5F110HK33 ,  5F110NN03 ,  5F110NN24 ,  5F110NN27 ,  5F110NN36 ,  5F110NN73 ,  5F110QQ19
引用特許：
審査官引用 (3件)

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