特許
J-GLOBAL ID：200903078835276605
電界効果トランジスタのゲート駆動回路
発明者：
出願人/特許権者：
代理人 (1件)：
牛木 護
公報種別：公開公報
出願番号（国際出願番号）：特願平7-066140
公開番号（公開出願番号）：特開平8-265124
出願日： 1995年03月24日
公開日（公表日）： 1996年10月11日
要約：
【要約】【目的】 簡単な構成によりバッファ回路自体の損失を最小限に抑え、FETのオンタイミングを遅らせる。【構成】 抵抗32とFET4に存在するキャパシタ8との時定数により、FET4のオンタイミングが出力電圧Vout の立上がりよりも遅れる。一方、出力信号Vout がLレベルになると、トランジスタ17のターンオフ時の応答遅れから、トランジスタ17,18が共にオン状態となる。しかし、抵抗32がトランジスタ17のコレクタ電流を制限し、トランジスタ18側への流れ込みを阻止する。【効果】 僅か一部品の抵抗32で、バッファ回路19自体の損失を最小限に抑え、かつ、FET4のオンタイミングを遅くできる。
請求項（抜粋）：
矩形波を発生するパルス発生手段の出力端にプッシュプル接続されたNPN型トランジスタおよびPNP型トランジスタのベースを接続するとともに、前記NPN型トランジスタのエミッタに抵抗の一端を接続し、この抵抗の他端に前記PNP型トランジスタのエミッタと電界効果トランジスタのゲートを接続してなるバッファ回路と、前記電界効果トランジスタのゲート・ソース間に存在する入力容量と前記抵抗との時定数により前記電界効果トランジスタのオンタイミングを遅らせる遅延回路とからなることを特徴とする電界効果トランジスタのゲート駆動回路。
IPC (3件)：
H03K 17/567
, H02M 1/08 351
, H02M 3/00
H03K 17/56 D
, H02M 1/08 351 A
, H02M 3/00 S
, H02M 3/00 T
