特許
J-GLOBAL ID：200903078836059292
ディジタルDLL回路
出願人/特許権者：
代理人 (1件)： ▲柳▼川 信
公報種別：公開公報
出願番号（国際出願番号）：特願平9-237573
公開番号（公開出願番号）：特開平11-088153
出願日： 1997年09月03日
公開日（公表日）： 1999年03月30日
要約：
【要約】【課題】 低ジッタでかつロックするまでの時間が短く、位相差が大きくても正しくロック可能なディジタルDLL回路を提供する。【解決手段】 可変遅延回路1は遅延量がゲート遅延単位で粗く変化可能な粗可変遅延回路12と、遅延量がゲート遅延以下の単位で細かく変化可能な細可変遅延回路11とを直列に接続して構成され、細可変遅延回路11によって粗可変遅延回路12の遅延の変化単位以下の遅延を可能とする。位相比較回路2に入力される基準信号とフィードバック信号との位相差が大きい時には粗可変遅延回路12の遅延量を変化させて遅延量を大きく調整し、位相差が小さい時には細可変遅延回路11の遅延量を変化させて遅延量を小さく調整する。位相比較回路2は基準信号及びフィードバック信号のパルスに番号付けを行う。
請求項（抜粋）：
入力信号を遅延させて出力する可変遅延回路と、前記可変遅延回路の遅延量を設定するカウンタと、予め設定された基準信号と前記可変遅延回路の出力をフィードバックさせたフィードバック信号との位相を比較する位相比較回路とを含むディジタルDLL回路であって、前記入力信号の遅延量を予め設定された大きな単位で可変自在としかつ前記入力信号を前記大きな単位で遅延する第1の可変遅延手段と、前記入力信号の遅延量を前記第1の可変遅延手段の遅延単位よりも小さな単位で可変自在としかつ前記入力信号を前記小さな単位で遅延する第2の可変遅延手段とを有し、前記第1の可変遅延手段と前記第2の可変遅延手段とを直列に接続して前記可変遅延回路を構成したことを特徴とするディジタルDLL回路。
IPC (2件)：
FI (2件)：
引用特許：
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