特許
J-GLOBAL ID：200903078857371024

薄膜トランジスタを備えた装置およびその製造方法

発明者：
三谷 昌弘

三谷 昌弘 について

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福島 康守

福島 康守 について

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上田 徹

上田 徹 について


出願人/特許権者：
シャープ株式会社

シャープ株式会社 について


代理人 (1件)： 奥田 誠司
公報種別：公開公報
出願番号（国際出願番号）：特願2003-304036
公開番号（公開出願番号）：特開2005-072531
出願日： 2003年08月28日
公開日（公表日）： 2005年03月17日
要約：
【課題】高い耐圧や高信頼性を確保し、閾値電圧およびリーク電流のばらつきも抑え、かつリーク電流を低減し、実効チャネル長が短くなることを防止する。【解決手段】複数のスイッチング素子の少なくとも1つは、直列接続され、かつチャネル領域4a、4bが同一の連続する半導体層2に形成される少なくとも2つのTFT80、90を含み、ゲート電極7a、7bは互いに電気的に接続されている。TFTはそれぞれ、チャネル領域を挟んで、同一の連続する半導体層2に形成されたソース領域9およびドレイン領域10と、ソース領域およびドレイン領域よりも低い不純物濃度を有する第1低濃度不純物領域6a、6b、6c、6dと、半導体層上に形成されたゲート絶縁層3とをさらに備える。ゲート電極7a、7bは、ゲート絶縁層3を介して、チャネル領域および第1低濃度不純物領域と重なっている。【選択図】図1
請求項（抜粋）：
複数のスイッチング素子を備えた装置であって、前記複数のスイッチング素子の少なくとも1つは、直列に接続され、かつ、それぞれのチャネル領域が同一の連続する半導体層に形成されている少なくとも2つの薄膜トランジスタを含み、前記少なくとも2つの薄膜トランジスタのそれぞれのゲート電極は互いに電気的に接続されており、 前記少なくとも2つの薄膜トランジスタはそれぞれ、 前記チャネル領域を挟んで、前記同一の連続する半導体層に形成されたソース領域およびドレイン領域と、 前記ソース領域と前記チャネル領域との間および前記ドレイン領域と前記チャネル領域との間のうち少なくとも一方に形成され、前記ソース領域および前記ドレイン領域よりも低い不純物濃度を有する第1低濃度不純物領域と、 前記同一の連続する半導体層の上に形成されたゲート絶縁層と をさらに備え、 前記ゲート電極は、前記ゲート絶縁層を介して、前記チャネル領域および前記第1低濃度不純物領域と重なっている、 装置。
IPC (4件)：
H01L21/336 ,  H01L29/423 ,  H01L29/49 ,  H01L29/786
FI (4件)：
H01L29/78 616A ,  H01L29/78 617N ,  H01L29/78 617J ,  H01L29/58 G
Fターム (50件)：
4M104AA01 ,  4M104AA08 ,  4M104AA09 ,  4M104BB01 ,  4M104BB28 ,  4M104BB40 ,  4M104CC05 ,  4M104DD91 ,  4M104EE09 ,  4M104EE16 ,  4M104FF14 ,  4M104FF32 ,  4M104GG08 ,  4M104HH20 ,  5F110AA06 ,  5F110AA13 ,  5F110AA30 ,  5F110BB02 ,  5F110BB03 ,  5F110CC02 ,  5F110DD03 ,  5F110EE05 ,  5F110EE09 ,  5F110EE14 ,  5F110EE28 ,  5F110EE32 ,  5F110EE44 ,  5F110EE45 ,  5F110FF29 ,  5F110GG02 ,  5F110GG12 ,  5F110GG13 ,  5F110GG15 ,  5F110GG25 ,  5F110GG28 ,  5F110GG29 ,  5F110GG47 ,  5F110GG52 ,  5F110HJ01 ,  5F110HJ04 ,  5F110HJ13 ,  5F110HJ23 ,  5F110HL03 ,  5F110HL22 ,  5F110HM12 ,  5F110HM13 ,  5F110HM15 ,  5F110NN02 ,  5F110PP03 ,  5F110QQ11
引用特許：
出願人引用 (3件)

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