特許
J-GLOBAL ID：200903078879106090
給電系インピーダンス低減方法および回路基板ならびに電子機器
発明者：
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出願人/特許権者：
代理人 (1件)：
筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平10-213572
公開番号（公開出願番号）：特開2000-049429
出願日： 1998年07月29日
公開日（公表日）： 2000年02月18日
要約：
【要約】【課題】 回路基板に生じる反共振を抑制して、給電系インピーダンスやEMIの低減を実現する。【解決手段】 平面状のグランドパターンおよび電源パターンからなる給電系を含む多層構造の回路基板30において、グランドパターンの周辺部に沿って複数のスリット32aを形成することにより、グランドパターンの角部と辺の中央部を接続する細長い導通路32bを形成するとともに、この導通路32bの各々の途中に抵抗素子37、38を配置し、グランドパターンの角部と辺の中央部とが抵抗素子37、38を介して短絡されるようにした。回路基板30に実装されたIC35やLSI36への給電時にグランドパターンに生じる定在波の腹と節または腹と腹に対応する部分が短絡されるため、定在波によるノイズ電源が相殺され、定在波による反共振や給電系インピーダンスの増加が抑制される。
請求項（抜粋）：
電源パターンおよびグランドパターンを含む回路基板における給電系インピーダンス低減方法であって、同一の前記電源パターンの異なる2点、または同一の前記グランドパターンの異なる2点を、抵抗部位を含む回路構造にて接続することを特徴とする給電系インピーダンス低減方法。
IPC (2件)：
FI (2件)：
H05K 1/02 N
, H05K 3/46 Z
5E338AA03
, 5E338BB02
, 5E338BB19
, 5E338BB75
, 5E338CC01
, 5E338CC04
, 5E338CC06
, 5E338CD23
, 5E338EE13
, 5E346AA02
, 5E346AA12
, 5E346AA14
, 5E346AA15
, 5E346AA43
, 5E346AA53
, 5E346BB03
, 5E346BB04
, 5E346BB07
, 5E346DD12
, 5E346DD22
, 5E346FF04
, 5E346HH02
