特許
J-GLOBAL ID：200903079007648902
ビットライン・リーク制御を備える二重しきい値電圧SRAMセル
発明者：
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出願人/特許権者：
代理人 (1件)：
山川 政樹
公報種別：公表公報
出願番号（国際出願番号）：特願2000-603043
公開番号（公開出願番号）：特表2002-538615
出願日： 2000年02月17日
公開日（公表日）： 2002年11月12日
要約：
【要約】ある実施形態において、本発明は、ビットラインとビットライン#と、ワードラインと、メモリ・セルとを含む集積回路を含む。それぞれ1つのワードラインに対応する各メモリ・セルが、それぞれ第1のストレージ・ノードとビットラインとの間に結合された第1のパス・トランジスタと、第2のストレージ・ノードとビットライン#との間に結合された第2のパス・トランジスタとを含み、対応するワードラインが、第1と第2のパス・トランジスタのゲートに結合されている。メモリ・セルが、第1と第2のストレージ・ノード間に交差結合された第1と第2のインバータを含み、各第1と第2のパス・トランジスタが、第1と第2のインバータのドゥ・トランジスタよりも低いしきい値電圧を有する。ワードラインに結合されたワードライン電圧制御回路が、ワードライン上のワードライン信号を選択的に制御する。ある実施形態において、ワードライン電圧制御回路は、読まれるべき選択されたメモリ・セルに対応する選択されたワードラインに対して、ワードライン信号をアサートし、選択されたメモリ・セルに対応しないワードラインに対して、ワードライン信号をアンダードライブする。
請求項（抜粋）：
ビットラインおよびビットライン#と、 ワードラインと、 それぞれ1つのワードラインに対応するメモリ・セルとを含む集積回路であって、各メモリ・セルが、 (a)第1及び第2ストレージ・ノードとビットライン及びビットライン#の間にそれぞれ接続され、対応するワードラインがゲートに接続されている第1及び第2パス・トランジスタと、 (b)第1と第2のストレージ・ノード間に交差結合された第1と第2のインバータとを含み、第1及び第2のパス・トランジスタのそれぞれが、第1及び第2のインバータの動作トランジスタより低いしきい値電圧を有し、ワードライン上のワードライン信号を選択的に制御するために、ワードライン電圧制御回路がワードラインに結合される集積回路。
IPC (4件)：
H01L 21/8244
, G11C 11/412
, G11C 11/413
, H01L 27/11
H01L 27/10 381
, G11C 11/40 301
, G11C 11/34 301 A
5B015HH01
, 5B015HH03
, 5B015JJ05
, 5B015JJ21
, 5B015KA04
, 5B015KA23
, 5B015KA32
, 5B015NN01
, 5B015QQ03
, 5F083BS01
, 5F083BS13
, 5F083BS27
, 5F083LA03
, 5F083LA05
, 5F083LA12
