特許
J-GLOBAL ID:200903079225751804
半導体装置およびその作製方法
発明者:
出願人/特許権者:
公報種別:公開公報
出願番号(国際出願番号):特願2001-191405
公開番号(公開出願番号):特開2003-007722
出願日: 2001年06月25日
公開日(公表日): 2003年01月10日
要約:
【要約】【課題】 従来より工程数を削減し、開口率が高く、高精細な表示を行うことができ、さらに、信頼性の高い半導体装置を実現することを課題とする。【解決手段】 本発明は、半導体膜上に絶縁膜を介してゲート電極および導電層を形成し、前記ゲート電極および前記導電層を覆って層間絶縁膜を形成し、前記層間絶縁膜上にフォトマスクを形成し、前記導電層をエッチングストッパーとして前記層間絶縁膜を部分的にエッチングし、次いで前記導電層を部分的にエッチングし、続いて前記絶縁膜を部分的にエッチングして前記半導体膜に達するコンタクトホールを形成し、前記半導体膜と電気的に接続する配線を形成することを特徴としている。
請求項(抜粋):
絶縁表面上に半導体膜を形成する第1工程と、前記半導体膜上に第1の絶縁膜を形成する第2工程と、前記半導体膜上に第1の絶縁膜を介してゲート電極および導電層を形成する第3工程と、前記半導体膜、前記ゲート電極および前記導電層を覆って、第2の絶縁膜を形成する第4工程と、前記半導体膜と接続する配線を形成する第5工程と、を有し、前記第5工程は、前記第2の絶縁膜を部分的にエッチングして、前記導電層の一部の領域を露呈させる段階と、前記導電層において露呈した領域をエッチングして、前記第1の絶縁膜の一部の領域を露呈させる段階と、前記第1の絶縁膜において露呈した領域をエッチングして、前記半導体膜の一部の領域を露呈させる段階と、前記半導体膜において露呈した領域に接して、前記半導体膜と接続する配線を形成する段階と、を有することを特徴とする半導体装置の作製方法。
IPC (8件):
H01L 21/336
, G02F 1/1368
, G09F 9/30 338
, H01L 21/20
, H01L 21/28
, H01L 21/3065
, H01L 21/768
, H01L 29/786
FI (8件):
G02F 1/1368
, G09F 9/30 338
, H01L 21/20
, H01L 21/28 L
, H01L 29/78 627 C
, H01L 29/78 616 S
, H01L 21/90 C
, H01L 21/302 J
Fターム (191件):
2H092JA25
, 2H092JA34
, 2H092JA37
, 2H092JA41
, 2H092JA46
, 2H092JA47
, 2H092JB01
, 2H092JB22
, 2H092JB31
, 2H092JB69
, 2H092KA05
, 2H092KA12
, 2H092KA18
, 2H092KA19
, 2H092MA01
, 2H092MA05
, 2H092MA08
, 2H092MA13
, 2H092MA18
, 2H092MA29
, 2H092MA30
, 2H092NA01
, 2H092NA21
, 2H092NA27
, 2H092NA29
, 2H092PA01
, 4M104AA09
, 4M104BB01
, 4M104BB02
, 4M104BB04
, 4M104BB13
, 4M104BB14
, 4M104BB16
, 4M104BB17
, 4M104BB18
, 4M104BB32
, 4M104BB40
, 4M104CC01
, 4M104CC05
, 4M104DD08
, 4M104DD18
, 4M104DD20
, 4M104DD66
, 4M104EE17
, 4M104FF00
, 4M104FF13
, 4M104GG20
, 5C094AA10
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, 5C094DA15
, 5C094DB04
, 5C094EA04
, 5C094EA07
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, 5C094FB14
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, 5F033VV15
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, 5F052BB07
, 5F052DA02
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, 5F052DB07
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, 5F110QQ04
, 5F110QQ23
, 5F110QQ24
, 5F110QQ25
, 5F110QQ28
引用特許:
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