特許
J-GLOBAL ID：200903079643888212
半導体装置
発明者：
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出願人/特許権者：
代理人 (6件)：
角田 嘉宏
, 古川 安航
, 西谷 俊男
, 幅 慶司
, 内山 泉
, 是枝 洋介
公報種別：公開公報
出願番号（国際出願番号）：特願2004-173716
公開番号（公開出願番号）：特開2005-353877
出願日： 2004年06月11日
公開日（公表日）： 2005年12月22日
要約：
【課題】 導通損失に相当するオン抵抗低減を可能にしたノーマリオフ型の縦型パワーMOSFETを提供する。【解決手段】 半導体装置100は、第一の半導体からなる半導体層2と、前記半導体層2に前記半導体層2の表面を含むように形成された第二の導電型のウェル領域6と、前記ウェル領域6に接して前記半導体層2の全厚みに亘って前記半導体層2に形成された第一の導電型の導電領域2aと、前記ウェル領域6の少なくとも一部と前記導電領域2aの少なくとも一部との上に形成された半導体からなるチャネル層3と、前記チャネル層3の上に形成されたゲート電極12と、を備え、前記ゲート電極12の下方に位置する前記チャネル層3の少なくとも一部が、第二の半導体により構成され、前記第一の半導体のバンドギャップは、前記第二の半導体のバンドギャップより大きいものである。【選択図】 図1
請求項（抜粋）：
第一の半導体からなる半導体層と、
前記半導体層に前記半導体層の表面を含むように形成された第二の導電型のウェル領域と、
前記ウェル領域に接して前記半導体層の全厚みに亘って前記半導体層に形成された第一の導電型の導電領域と、
前記ウェル領域の少なくとも一部と前記導電領域の少なくとも一部との上に形成された半導体からなるチャネル層と、
前記チャネル層の上に形成されたゲート電極と、を備え、
前記ゲート電極の下方に位置する前記チャネル層の少なくとも一部が、第二の半導体により構成され、前記第一の半導体のバンドギャップは、前記第二の半導体のバンドギャップより大きい半導体装置。
IPC (2件)：
FI (5件)：
H01L29/78 652T
, H01L29/78 652E
, H01L29/78 655A
, H01L29/78 658E
, H01L29/78 658A
