特許

J-GLOBAL ID：200903079902300059

パストランジスタ論理回路

発明者： 迫 則光
出願人/特許権者： 川崎製鉄株式会社
代理人 (1件)： 高矢 諭 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-244402
公開番号（公開出願番号）：特開平9-093118
出願日： 1995年09月22日
公開日（公表日）： 1997年04月04日
要約：

【要約】【課題】 パストランジスタ論理回路の特徴を活かして、動作速度の向上、低消費電力化及び素子数の低減を図りながら、比較的複雑な論理も実現可能とする。【解決手段】 パストランジスタM1及びM2による第1の論理演算系統の出力と、パストランジスタM3及びM4による第2の論理演算系統出力とは、多入力CMOS論理回路、即ち2入力のNAND論理回路Gに入力されている。このようにパストランジスタを用いた論理回路の出力を多入力CMOS論理回路で受けるという構成によって、動作速度の向上及び素子数の低減を図りながら、比較的複雑な論理も実現可能とする。

請求項（抜粋）：

入力の論理値に応じて出力がオンオフするパストランジスタを、複数、直列あるいは並列に接続することで、論理積演算や論理和演算等を行なう回路を構成し、所望の論理回路を得るようにしたことを特徴とするパストランジスタ論理回路において、1つ以上の入力の論理値に基づいた論理演算を、前記パストランジスタを直列あるいは並列に接続した論理回路を用いて行って、ある論理値を出力するまでの経路として定義される論理演算系統を複数形成し、これら論理演算系統から得られる、複数の出力をそれぞれ個別に入力する多入力CMOS論理回路を備えたことを特徴とするパストランジスタ論理回路。

IPC (4件)：

H03K 19/0952 ,  H01L 21/8238 ,  H01L 27/092 ,  H03K 19/173

FI (3件)：

H03K 19/094 Z ,  H03K 19/173 ,  H01L 27/08 321 L

引用特許：

審査官引用 (2件)

• 論理回路の構成方法
  公報種別：公開公報   出願番号：特願平5-316263   出願人：株式会社日立製作所
• 特開昭60-236322