特許
J-GLOBAL ID：200903080136886230

絶縁ゲート型半導体装置とその製造方法

発明者：
石村 暢一

石村 暢一 について

, 
友松 佳史

友松 佳史 について


出願人/特許権者：
三菱電機株式会社

三菱電機株式会社 について


代理人 (1件)： 青山 葆 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-023666
公開番号（公開出願番号）：特開2003-224278
出願日： 2002年01月31日
公開日（公表日）： 2003年08月08日
要約：
【要約】【課題】 ゲート容量や短絡電流を制御でき、かつ、ワイヤボンド接続時の不良発生率を抑制し、良好なパワーサイクル寿命を維持できる絶縁ゲート型半導体装置とその製造方法を提供する。【解決手段】 第1、第2、第3のゲート電極(10)をそれぞれ第1、第2、第3のトレンチ溝(7)の内部に絶縁膜(8)を介して埋設し、エミッタ電極(11)をベース領域(4)とエミッタ領域(5)および第2のゲート電極(10b)に共通に接続した絶縁ゲート型半導体装置であって、第3のゲート電極(10c)は第1のゲート電極(10a)とのみ接続し、エミッタ電極(11)と第2のゲート電極(10b)が部分的に接続するパターン構成の層間絶縁膜(9)をエミッタ電極(11)とゲート電極(10)間に形成する。
請求項（抜粋）：
第1導電型の半導体基体と、前記第1導電型の半導体基体の下主面に形成された第2導電型のコレクタ領域と、前記コレクタ領域と接続されたコレクタ電極と、前記第1導電型の半導体基体の上主面に選択的に形成された第2導電型のベース領域と、前記ベース領域内に選択的に形成された第1導電型のエミッタ領域と、前記ベース領域内に選択的に形成され、かつ前記第1導電型の半導体基体まで到達する深さを有する第1、第2、第3の複数のトレンチ溝と、前記第1、第2、第3の複数のトレンチ溝の内部にそれぞれ絶縁膜を介して埋設された第1、第2、第3の複数のゲート電極と、前記ベース領域と前記エミッタ領域および前記第2のゲート電極が共通に接続されたエミッタ電極と、を備えた絶縁ゲート型半導体装置であって、前記第3のゲート電極は前記第1のゲート電極とのみ接続され、前記エミッタ電極と前記第2のゲート電極が部分的に接続されたことを特徴とする半導体装置。
IPC (6件)：
H01L 29/78 655 ,  H01L 29/78 652 ,  H01L 29/78 ,  H01L 29/78 653 ,  H01L 21/336 ,  H01L 29/43
FI (9件)：
H01L 29/78 655 A ,  H01L 29/78 652 K ,  H01L 29/78 652 M ,  H01L 29/78 652 Q ,  H01L 29/78 653 A ,  H01L 29/78 658 A ,  H01L 29/78 658 G ,  H01L 29/78 658 F ,  H01L 29/62 G
Fターム (11件)：
4M104BB01 ,  4M104BB40 ,  4M104CC05 ,  4M104GG06 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  4M104GG15 ,  4M104GG18 ,  4M104HH14 ,  4M104HH20
引用特許：
出願人引用 (1件) 審査官引用 (1件)

前のページに戻る

TOP

BOTTOM